形成应力层于鳍式场效晶体管半导体器件的方法及器件的制作方法
【专利摘要】本发明涉及形成应力层于鳍式场效晶体管半导体器件的方法及器件，公开一种方法，包括形成具有凹槽的凸起隔离结构于衬底上方，形成栅极结构于鳍片上方，形成多个分隔的掩埋鳍片接触结构于所述凹槽内且形成应力诱导材料层于所述掩埋鳍片接触结构上方。一种器件，包括多个分隔的掩埋鳍片接触结构，位于凸起隔离结构中的凹槽内栅极结构的相对侧上，应力诱导材料层形成于所述掩埋鳍片接触结构上方，且源极/漏极接触延伸穿过所述应力诱导层。
【专利说明】形成应力层于鳍式场效晶体管半导体器件的方法及器件
【技术领域】
[0001]一般而言，本发明是关于集成电路的制造，尤其是形成应力层于鳍式场效晶体管半导体器件的各类方法及所得半导体器件。
【背景技术】
[0002]现代的集成电路，例如微处理器、存储器件及类似物，很大数量的电路元件，特别是晶体管，被提供且操作于局限的晶片面积上。对于例如晶体管的电路元件的增进性能和减少特征尺寸在近十年来有巨大的成长。然而，对于电子器件增进功能的持续要求迫使半导体制造商稳健地减少电路元件的尺寸和增进电路元件操作速度。然而，在持续缩小特征尺寸时，在重新设计工艺技术以及开发新的工艺策略及工具上将耗费庞大努力以符合新的设计规则。一般而言，在包括复杂逻辑部分的复杂电路中，鉴于器件性能及/或功率耗损及/或成本效益上，MOS技术是目前首选的制造技术。在包括由MOS工艺制造的逻辑部分的集成电路中，提供的场效晶体管(FETs)通常在开关模式中被运作，也就是，这些器件呈现高导电状态(开状态)(on-state)以及高阻抗状态(关状态)(off-state)。场效晶体管的状态是被栅电极所控制，在适当控制电压的应用下，栅电极控制了形成于漏极区和源极区之间的通道区域的导电率。
[0003]为了改善FETs的作业速度，以及增进FETs在集成电路器件的密度，器件设计者多年来大幅减少FETs的物理尺寸。更具体地说，FETs的通道长度显著地缩短了，其导致FETs开关速率的增进。然而，缩减FET的通道长度也减少了源极区和漏极区之间的距离。在一些案例中，源极与漏极间分隔的此缩减造成其难以从漏极电位的不利影响中有效抑制该源极和该通道的电位。这有时候被称为短通道效应，其中FET作为主动开关的特性被降低。
[0004]相比于具有平面结构的FET，一种称为鳍式场效晶体管(FinFET)器件是具有三维(3D)结构，图1A为现有技术FinFET半导体器件A的透视图，其形成于半导体衬底B上的非常高水平，将被引用来解释FinFET器件的一些基本特征。在此例中，FinFET器件A包括三个示例的鳍片C、栅极结构D、侧壁分隔件E以及栅极盖层F。该栅极结构D通常是由例如一层高K绝缘材料或二氧化硅的一层栅绝缘材料(未分别示意)、以及一或多个作为器件A的栅极电极的导电材料层(例如，金属及/或多晶硅)组成。鳍片C具有三维的配置:高H、宽W以及轴向长度L。轴向长度L对应在操作时于器件A内的电流行进方向。被栅极结构D所覆盖的该鳍片C的部分是FinFET器件A的通道区域。在一般的工艺流程中，位于该分隔件E外面的该鳍片C的部分，例如在该器件A的源极/漏极区域，通过施行一或多个外延成长工艺可加大尺寸或甚至合并于一起(未示意于图1A的状况)。实施在器件A的源极/漏极区中加大鳍片C尺寸或合并鳍片C的工艺以减少源极/漏极区的电阻和/或更容易建立源极漏极区的电接触。纵使未实施外延“合并(merger)”的工艺，通常也可以实施外延成长工艺于鳍片C上以增加物理尺寸。
[0005]在FinFET器件A中，栅极结构D可包围鳍片C全部或一部分的两侧及上表面以形成三栅极结构，以便使用具有三维结构而不是平面结构的通道。在一些案例中，例如氮化硅的绝缘盖层(未图示)定位于鳍片C的顶端且FinFET器件只有一双栅极结构(只有侧壁)。与平面FET不同，在FinFET器件中，通道垂直于该半导体衬底的表面形成以便减少该半导体器件的物理尺寸。且在FinFET中，在该器件的漏极区的接面电容(junct1ncapacitance)大幅降低,其往往显著减少短通道效应。当适当的电压施加于FinFET器件的栅极电极，鳍片C的表面(以及接近该表面的内部)，即鳍片的该垂直对齐侧壁以及该顶部上表面，形成表面反转层或体积反转层以利于电流传导。在FinFET器件中，该“通道宽度”，即该鳍片宽度，估算为大约为该垂直鳍片高度加上该鳍片的顶部表面的两倍。多个鳍片可以如平面晶体管器件般形成相同的足迹。据此，对于给定的规划空间(或足迹)，FinFETs往往相较于平面晶体管器件可以产生显著地较高驱动电流密度。此外，在该器件被转到“OFF”之后，由于在FinFET器件上的鳍片通道的优越栅极静电控制，相较于平面FETs的外泄电流，FinFET器件的外泄电流显著地减少。简而言之，相较于平面FET，FinFET器件的3D结构是优越的MOSFET结构，特别是在20nm CMOS科技点以及其后。为了此种FinFET器件，该栅极结构D使用所谓的“前栅极(gate-first)”或“替代栅极”(后栅极(gate-last))制造技术来制造。
[0006]许多早期的器件技术世代，大部分晶体管元件的栅极结构(平面或Finfet器件)包含多个硅基材料，例如二氧化硅和/或氮氧化硅栅极绝缘层，结合于在结合的多晶硅栅极电极。然而，随着尺寸缩小的晶体管元件的通道长度也变得越来越小，许多较新的生产器件采用包含替代材料的栅极结构，以努力避免有关于在缩短通道长度晶体管中的传统硅基材料所用的短通道效应。例如，在一些积极缩小的晶体管元件中，其可具有大约为10_32nm或更少的数量级的通道长度，包括所谓的高k介电栅极绝缘层以及一或多个作为栅极电极(HK/MG)的金属层的栅极结构被采用。此种所示的替代栅极结构比起以前传统的二氧化硅/多晶硅栅极结构配置提供更显著增强的运行特性。
[0007]根据具体的整体器件的要求，几种不同的高k材料一例如，具有介电常数，或k值大约10或更大的材料一已经在不同程度上成功地被使用于HK/MG栅极电极结构中的栅极绝缘层。例如，在一些晶体管元件的设计中，高k栅极绝缘层可包括氧化钽(Ta2O5),氧化铪(HfO2)，氧化锆(ZrO2)，氧化钛(T12)，三氧化二铝(Al2O3)，铪硅酸盐(HfS1x)和类似物。此夕卜，一个或多个非多晶娃金属栅极电极材料一例如，金属栅极堆叠一可以使用于HK/MG配置，以控制该晶体管的功函数。这些金属栅极电极的材料可以包括，例如，一个或多个层的钛(Ti)，氮化钛(TiN)，钛-铝(TiAl)，钛-铝-碳(TiALC)，铝(Al)，氮化铝氮化铝(AlN)，钽(Ta)，氮化钽(TaN)，碳化钽(TaC)，钽的碳氮化物(TACN)，钽硅氮化物(TaSiN)，硅化钽(TaSi)等。
[0008]一种用于形成被称为“后栅极”或“替代栅极”工艺的具有高k/金属栅极结构的已知处理方法。替代栅极工艺被使用于形成平面器件或3D器件时。图1B-1E简单地例示了一个示例性的现有技术的方法用于使用替代栅极工艺于平面晶体管器件上以形成一个HK/MG替代栅极结构。如图1B所示，该工艺包括:在由浅沟槽隔离结构13定义的主动区的半导体衬底12上的基本晶体管结构的形成。在如图1A所示的制造的点，器件10包括牺牲栅极绝缘层14、假性(du_y)或牺牲栅极电极15、侧壁间隔物16、绝缘材料层17和形成在衬底12上的源极/漏极区18。该器件10的各种部件和结构可以使用各种不同的材料和通过进行多种已知的技术来形成。例如，牺牲栅极绝缘层14可以由二氧化硅构成，所述牺牲栅极电极15可以由多晶硅构成，侧壁间隔物16可以由硅氮化物构成且所述绝缘材料17的层可以由二氧化硅构成。源极/漏极区域18可以由植入的掺杂材料(用于NMOS器件的η型掺杂剂以及用于PMOS器件P型掺杂)植入于使用已知的掩模和离子植入技术的衬底12。当然，本领域的技术人员将理解为了清楚起见有晶体管10的其他特征没有描述于图式中。例如，所谓的卤素植入区未示意于附图中，以及那些通常存在于高性能PMOS晶体管的各种层或硅/锗区。在图1B中所例示的制造点，该器件10的各种结构已形成且已经进行化学机械抛光(CMP)工艺以去除牺牲栅极电极15上的任何材料(如由氮化硅构成的保护盖层(图未示))，使至少所述牺牲栅极电极15可以被去除。
[0009]如图1C所示，执行一个或多个蚀刻工艺以去除所述牺牲栅极电极15和牺牲栅极绝缘层14，从而定义栅极空腔20，其随后形成替代栅极结构的栅极空腔20。通常，作为替代栅极工艺的一部分，该牺牲栅极绝缘层14被去除，如此处所例示。然而，所述牺牲栅极绝缘层14可能无法从所有的应用中移除。
[0010]接着，如图1D所示，材料的不同层，将构成形成在栅极空腔20中的取代栅极结构30。即使在牺牲栅极绝缘层14刻意移除的情况下，通常会有非常薄的天然氧化物层(未示出)形成于的栅极空腔20内的衬底12上。用于NMOS和PMOS器件的替代栅极结构30的材料通常是不同的。例如，对于NMOS器件的替代栅极结构30可以包括例如氧化铪的高k栅极绝缘层30A，其具有约2nm的厚度，第一金属层30B (例如，一层具有约l_2n厚度的钛氮化物)，第二金属层30C-用于NMOS器件的所谓功函数调整金属层_(例如，一层的钛-铝或钛-铝-碳，其厚度约5nm)，第三金属层30D (例如，一层具有约l_2nm厚度的氮化钛层)和堆积金属层30E，例如铝或钨。
[0011]最后，如图1E所示，执行一个或一个以上的CMP工艺以移除栅极绝缘层30A的多余部分，所述第一金属层30B、所述第二金属层30C、该第三金属层30D和块状金属层30E定位于所述栅极空腔20的外面，从而定义用于示意NMOS器件的所述替代栅结构30。通常，对于PMOS器件的替代金属栅极结构30不包括如同NMOS器件一样多的金属层。例如，对于PMOS器件的栅极结构30可以仅包括高k栅极极绝缘层30A，单层的氮化钛-用于PMOS器件的功函数调整金属-其具有厚度约3-4nm，和块状金属层30E。
[0012]图1F描述执行多个过程操作后的所述器件10。首先，执行一个或多个蚀刻工艺，以移除所述空腔20内的各种材料的上部，从而形成栅极空腔20内的凹槽。然后，栅极盖层31形成于所述凹陷栅极材料的所述凹槽内。所述栅极盖层31通常是由氮化硅构成，且可以通过沉积一层栅极盖材料形成，以便过度填充形成于栅极空腔内的所述凹槽且其后进行CMP工艺以移除位于绝缘材料17的层的表面上的所述栅极盖材料层的溢出部分。所述栅极盖层31被形成，从而在随后的处理操作中保护下面的栅极材料。
[0013]近几年，由于晶体管器件的尺寸减小，电路元件的操作速度随着每个新器件世代以及“封装密度”而增加，即在这段时间此产品中每单位面积的晶体管器件数量也增加了。在晶体管器件的性能上的如此改进地步已经达到关于最终的集成电路产品的工作速度的限制因素已不再是针对个别晶体管元件，但在复杂布线系统的电性表现在包括实际半导体基础的电路元件的器件水平(level)上。通常，由于大量的电路元件和现代集成电路所需要的复杂布局，各别电路元件的电性连接不能被建立于个别电路元件所制造的相同的器件水平内，但是需要一个或多个附加金属化层，其通常包括含金属线提供给内部水平电性连接，且也可包括多个内部电平的连接或垂直连接，其也被称为通孔。这些垂直互连结构包括适当的金属，并提供各种堆叠的金属化层的电连接。
[0014]此外，为了实际连接形成在半导体材料及金属化层中的电路元件，提供一适当的垂直接触结构，其第一端连接到电路元件的相应接触区域，例如栅极电极和/或晶体管的漏极和源极区，以及第二端导电通孔连接到金属化层的相应金属线。在一些应用中，所述接触结构的第二端可被连接到另外的半导体基础的电路元件的接触区域，此情况下，在所述接触水平中的所述互连结构也称为局部互连。所述接触结构可以包括接触元件、或具有大致方形或圆形的接触插塞成形于层间介电材料内，其交替包围或钝化该电路元件。如在器件水平中电路元件的关键尺寸减小，金属线，通孔和接触元件的尺寸也减少。在某些情况下，增加封装密度授权复杂含金属材料和介电材料的使用，以减少在金属化层内的寄生电容并提供个别金属线和通孔足够高的导电性。例如，在复杂的金属化系统中，通常使用铜结合低k介电材料，其被理解为具有约3.0或更少的介电常数的介电材料，以实现如同集成电路信赖度所需的电性能和电迁移行为。因此，在低地势金属化层，金属线和具有约10nm的临界尺寸的通孔和显著较少可能必须被提供以达到完成根据在器件水平的电路元件密度所需的封装密度。
[0015]随着器件尺寸的减小，在接触水平中所述导电接触元件必须以大小的顺序相同的临界尺寸提供。接触元件通常表示为插塞，其由适当的金属或金属组合物所形成，其中，在复杂的半导体器件中，钨，结合于适当阻挡材料，已被证明为可行的接触金属。当形成钨基接触元件，一般所述层间介电材料首先形成且图案化以便接收接触开口，其延伸通过所述层间介电材料所述电路元件的相应接触区域。特别地，在密集封装器件区域，漏极和源极区的横向尺寸及用于接触区域从而可用面积为10nm和显著地更少，因此需要非常复杂的光刻和蚀刻技术，以形成具有明确定义的横向尺寸以及对准精度很高的接触孔。
[0016]图2是一个示例性的现有技术的简化平面图，所引用的FinFET器件60用于讨论关于FinFET器件上的接触结构的形成的特定问题。一般而言，所述FinFET器件60形成于定义于半导体衬底的隔离结构(未示出)内的主动区61的上方，例如浅沟槽隔离结构。在所例示的例子中，所述FinFET器件60是由三个示意的鳍片62和一示意栅极结构63所组成。形成侧墙分隔件63A与栅极盖层63B以封装所述栅极结构63。所述鳍片62可为合并或未合并。在所例示的例子中，鳍片62为未合并。所述鳍片62构成器件60的源极/漏极(S/D)区。且描述示意的源极/漏极接触结构64(有时被称为“沟槽硅化物”或“TS”或“CA”的结构)以及栅极接触结构65 (有时被称作“CB”结构)。所述源极/漏极接触结构64形成为线型结构，以确保在可能的程度下，良好的接触于即使当假设为“最坏情况”的错位情境时的所述鳍片62的所有外表面。线型源极/漏极接触结构64横跨于在器件60的栅极宽度方向69中的主动区61整体宽度69。栅极接触结构65和源极/漏极接触结构64之间的空间66必须足够大，以使得短路无法在栅极接触结构65和线型源极/漏极接触结构64的其一之间形成。在目前器件中，距离66可以是非常小，且因此，在主动区61和栅极接触结构65之间的距离67可以被设定为约30-60nm。确保不会建立这样的短路的方式可为简单地增加距离67，例如让栅极接触结构65的位置进一步远离线型源极/漏极接触结构64的端部。不幸的是，考虑到不断增加封装密度的驱动力，这样的解决方案将不受期望地增加器件60的“足迹”，由此导致所不希望的面积消耗的处罚。
[0017]器件设计者们受到提高操作速度和晶体管的电性能并且使用这样的晶体管的集成电路产品的持续压力下。鉴于现代的晶体管器件的栅极长度(在源极和漏极区之间的距离)可以是大约30至50nm，并可预期在未来能够进一步缩小，器件设计者们采用了多种技术以努力改善器件性能，例如，前面所提及的使用高k电介质、采用金属栅极电极结构、结合栅极电极结构中的功函数金属和使用晶体管的通道应力工程技术(建立拉伸应力于NMOS晶体管的通道中，且建立压缩应力于PMOS晶体管的通道中)。应力工程技术通常涉及专门制造的氮化硅层的构造通常选择性地形成于适当晶体管的源/漏区之上或与其接触，例如一层氮化娃意在赋予一NMOS晶体管的通道区域内的拉伸应力仅可形成于所述NMOS晶体管之上。这种选择性的构成可以通过遮罩PMOS晶体管予以实现，然后覆盖沉积氮化硅的层，或通过最初覆盖沉积在氮化硅的层于整个衬底上，然后执行蚀刻工艺以选择性地从PMOS晶体管上方移除所述氮化硅。相反地，对于PMOS晶体管来说，氮化硅的层形成于PMOS晶体管上意在赋予压缩应力于所述PMOS晶体管的通道区域。用于形成具有所希望的拉伸或压缩应力的例如氮化物层的技术是本领域技术人员所熟知的。
[0018]然而，使用这种传统的技术以赋予所需的应力上于FinFET器件上是较有问题。更具体地，由于使用的线型源极/漏极接触结构64延伸跨过器件60的栅极宽度方向69内的主动区61的整体宽度69，任何形成于鳍片上的应力诱导层早于形成线型源极/漏极接触结构64将有效地被所述线型源极/漏极接触结构64所“切穿(cut) ”，从而松弛或限制应力于任何这样的应力诱导层内，并其关联的能力赋予所期望的应力于所述晶体管器件的通道区域。因此，在FinFET器件中的使用上述线型源极/漏极接触结构使得运用传统工艺的应力诱导层的构成变得不实用或至少效果较差。
[0019]本发明涉及多种形成应力层于FinFET半导体器件上的方法，及所得的半导体器件，其可避免或至少减少一个或多个上述问题的影响。
【发明内容】
[0020]以下呈现本发明的简要概述以提供本发明一些面向的基本理解。此概述不是本发明的详尽概况。其旨不在于辨别本发明的关键或重要元件或是划定本发明的范围。其唯一目的在于以简化形式呈现一些概念，作为后面讨论更详细说明的前言。
[0021]一般地，本揭示涉及形成应力层于鳍式场效应晶体管(FinFET)半导体器件上的各种方法、及所得的半导体器件。一种所揭示的方法包括，除其他事项外，执行至少一蚀刻工艺从而定义至少一鳍片于所述衬底，形成具有凹槽形成于其中的凸起隔离结构于所述衬底上方，其中，所述凹槽具有位于低于所述凸起隔离结构的上表面的底部表面以及内周表面，且其中，所述凹槽的所述底部表面露出所述至少一鳍片的至少一部分，形成栅极结构于所述至少一鳍片上方，形成应力诱导材料层于所述器件的多个源极/漏极区域、所述凸起隔离器件、以及所述栅极结构上方，形成至少一层绝缘材料于所述应力诱导材料层上方，以及形成多个柱状源极/漏极接触结构延伸穿过所述至少一层的绝缘材料且穿过所述应力诱导材料层，其中，各所述柱状源极/漏极接触结构导电地耦合于所述至少一鳍片。
[0022]此处公开的另一个示意方法包括，除其他事项外，执行至少一个蚀刻工艺以便在所述衬底中定义至少一鳍片，形成具有凹槽的突起离隔离结构于所述衬底上方，其中，所述凹槽具有位于低于所述隔离结构的上表面的底部表面以及内周表面，且其中，所述凹槽的所述底部表面露出所述鳍片的至少一部分，形成栅极结构于所述鳍片上方，形成多个间隔掩埋鳍片接触结构于所述凹槽内位在所述栅极结构的相对侧，其中，所述掩埋鳍片接触结构导电耦合至所述鳍片且具有位于低于所述凸起隔离结构的所述上表面的实质上平坦的上表面，形成应力诱导材料层于各所述掩埋鳍片接触结构的所述实质上平坦的上表面上且接触于各所述掩埋鳍片接触结构的所述实质上平坦的上表面，形成至少一层绝缘材料于所述应力诱导材料层、所述掩埋鳍片接触结构及所述凸起隔离结构上方，以及形成多个源极/漏极接触结构延伸穿过所述隔绝材料的层及所述应力诱导材料层，其中，各所述源极/漏极接触结构导电地耦合于所述多个掩埋鳍片接触结构的一个。
[0023]此处所公开的示意器件包括，除其他事项外，至少一鳍片定义于半导体衬底中，具有凹槽形成于其其中的凸起隔离结构，其中，所述凹槽具有上表面、位于低于所述上表面的底部表面以及内周表面，栅极结构位于围绕所述鳍片的至少一部分，以及多个间隔的掩埋鳍片接触结构位于所述凹槽内，其中，各所述掩埋鳍片接触结构位于所述栅极结构的相对侧上且导电性地耦合于所述鳍片。在本实施例中，每个掩埋鳍片接触结构具有位于低于所述凸起隔离结构的上表面的实质上平坦的上表面，且所述器件进一步包括应力诱导材料层位于各所述掩埋鳍片接触结构的所述实质上平坦的上表面上且接触于各所述掩埋鳍片接触结构的所述实质上平坦的上表面，至少一层绝缘材料位于所述应力诱导材料层、所述多个掩埋鳍片接触结构及所述凸起隔离结构上方，以及多个源极/漏极接触接触结构延伸穿过所述应力诱导材料层及所述绝缘材料的层，其中，各源极/漏极接触接触结构导电地耦合于所述多个掩埋鳍片接触结构的一个。
【专利附图】
【附图说明】
[0024]透过参考后续说明结合附图可理解本发明，其中相同的附图标记标识相同的元件，其中:
[0025]图1A是现有技术FinFET器件的示意实施例的透视图；
[0026]图1B-图1F例示示意现有技术形成使用所谓“替代栅极”工艺的晶体管的栅极结构的方法；
[0027]图2是具有形成于器件上的各个接触结构的既有技术FinFET器件的示意实施例的简化平面图；
[0028]图3A-图3L例示用于形成应力层于FinFET半导体器件上的示意方法以及所得半导体器件；以及
[0029]图4A-图4H例示用于形成应力层于FinFET半导体器件所公开的另一示意方法以及所得半导体器件。
[0030]尽管此处所公开的课题易于进行各种修改和替代形式，其具体实施例已经通过示例在附图中的方法和在本文中详细描述。然而，应当理解的，此处所描述的具体实施例并不旨在限制本发明于所公开的特定形式，而相反地，其意图在于涵盖落入如附加权利要求所定义发明的精神及范围内所有的修改，设备和替代物。
【具体实施方式】
[0031]下面将说明本发明的各种例示性实施例。为了清楚起见，本说明书中并不记载实际实施方式中的所有特征。当然，应该理解，在研发任何这种实际实施例的过程中，必须考虑许多具体的实施因素来达到研发人员的特定目的，诸如符合系统相关以及商业相关的约束，这些约束在各个实施方式中都是不同的。而且，应该理解，这种研发的努力可能是复杂并且耗时的，虽然如此，本领域技术人员受益于本公开内容也能正常地实现。
[0032]现在参照附图描述本发明主题。附图中示意的各种结构、系统及器件只是出于解释目的并用以避免由本领域技术人员已知的细节模糊本揭露。但是，该些附图被包括来描述并解释本揭露的实施例。这里所用的词语和片语的意思应当解释为与相关领域技术人员对该些词语及片语的理解一致。在本文中的连贯使用的术语或片语并不意图隐含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或片语意图具有特定意义，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或片语的特定定义的定义方式明确表示于说明书中。
[0033]本发明总体上涉及将应力层形成于鳍式场效应晶体管FIinFET半导体器件的各种方法，以及所得的半导体器件。此外，本申请案的熟知本【技术领域】的人员在完全阅读本申请后可以显而理解的，本发明的方法可以被应用在各种器件，并不欲限制是包含逻辑器件、存储器件等，且此处揭露的方法可用于N型或P型的半导体器件。本发明公开的方法和器件可以用于使用各种技术的制造产品，例如，?OS, PMOS, CMOS，等等，并且它们可以用于制造各种不同的器件，例如，记忆体件，逻辑，专用集成电路(ASICs)等。如同本领域的技术人员在完整的阅读本发明后可以理解，此处所公开的发明可用于用于形成使用各种所谓3D器件例如FinFET的集成电路产品。为了公开的目的，可参考其中形成单一 FinFET器件100的示例性工艺流程。此外，该发明于内容中将公开形成使用替代栅极(后栅极)处理技术的栅极结构。然而，本文中所公开的方法，结构和制品也可以采用形成使用所谓“前栅极”处理技术的晶体管的栅极结构。因此，本文所公开的发明不应该被视为局限于在此所例示和描述的示例性实施例。参照附图，本文所公开的方法和器件的各种示例性实施例将更加详细地描述。
[0034]图3A-3L例示用于形成应力层于FinFET半导体器件上的示例性方法和所得的半导体器件。示例性器件100形成该半导体衬底102且位于其上。器件100可以是NMOS或PMOS晶体管。此外，各种掺杂区域，例如，源极/漏极区，环形布植区(halo implant reg1ns),井区(well reg1ns)及其他等,也未在附图中示出。所述衬底102可具有各种构造,例如所例示的统批次娃(bulk silicon)配置。衬底102也可具有绝缘层覆娃(SOI)配置,其包括统批次硅层，掩埋绝缘层和主动层，其中半导体器件形成于主动层内且位于上方。基底102可以由硅或由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应被理解为包括所有半导体材料以及这类材料的各种形式。
[0035]图3A-3L呈现使用在此揭示的方法所形成的FinFET器件100的示例性实施例的各个视图。附图尚包括例示后续附图中示意的所使用各种截面图的位置的器件100(在右上角)的简化俯视图。更具体地，沿着鳍片(目前传输方向)长轴所取的视图“X-X”，横过所述鳍片的所述长轴穿过所述器件的源极/漏极区的方向所取的剖视图“Y-Y”，及穿过所述器件的所述栅极结构所取的剖视图“Z-Z”。
[0036]图3A例示在制造点的器件100，其中已执行若干工艺操作。图3A还包含器件100的简化平面图以显示凸起的隔离区107的形成。首先，多个沟槽102T形成在衬底102以借此定义形成凸起隔离区107的多个鳍片106和更深的沟槽。本文所公开的示例性FinFET器件100描述为包括三个示例性鳍片106及上表面106S。然而，如同本领域的技术人员在完整阅读本申请之后所能理解的，本文所公开的方法和器件可以用于制造具有任何数目鳍片的FinFET器件。在一实施例中，通过使用已知蚀刻工艺透过一或多个例如图案化硬掩模层的图案化蚀刻掩模(未示出)执行一或多个蚀刻工艺。图案化蚀刻掩模可以使用已知的侧壁图像传递工艺和/或光刻工艺，结合执行已知的蚀刻工艺进行图案化。在一些应用中，可以执行进一步的蚀刻工艺以减少宽度或“薄化(thin)”鳍片106，虽然这样的薄化工艺未在附图中示出。对于本发明的目的和权利要求中，术语“鳍片”或“多个鳍片”的使用应被理解为指的是还没有被减薄，以及已经执行此薄化蚀刻工艺的鳍片。
[0037]形成示例性凸起隔离区107的方式是本领域技术人员所熟知的。例如，在一实施例中，该沟槽形成后，将如二氧化硅的一层绝缘材料(未单独示出)，覆盖沉积在衬底102上，以所需量的材料过度填充沟槽102T，以便提供凸起隔离区107的额外厚度或高度。可以随后执行CMP工艺以平面化所述凸起隔离区107的上表面107S。接着，形成图案化蚀刻掩膜(未示出)于绝缘材料的被平坦化层上，以露出部分的所期望或减少其厚度的绝缘材料的层于所述鳍片106之间的区域。接着，执行定时的凹陷蚀刻工艺于蚀刻材料的所述层的所述暴露部分，以减少绝缘材料的所述层的所述厚度，即，形成凹槽107Z于具有凹陷底部表面107A及的所述凸起隔离结构107内周表面107X内。有效率地以此产生所述绝缘材料的较薄层在沟槽102T的底部内，以便局部地将所述多个鳍片106彼此隔离。此凹陷蚀刻工艺暴露出所述鳍片106至其接近所需最终鳍片高度。所述凸起隔离区107的总高度可以根据具体应用而变化。在一示例实施例中，形成所述凸起隔离区107使得其上表面107S位于约30-50nm的所述鳍片106的所述上表面106S的水平上，如同所反映的维度107D。用于形成凸起隔离区107的另一示例工艺流程包括以下步骤:(I)执行蚀刻工艺以定义所述鳍片106 ； (2)以二氧化硅过度填充所述沟槽102T ； (3)执行CMP工艺于二氧化硅的层止于所述鳍片106 ； (4)沉积氮化娃的额外层于二氧化娃的抛光的所述层上；(5)执行蚀刻工艺，以移除任何不需要的鳍片且定义STI沟槽；(6)以二氧化硅过度填充STI沟槽并执行CMP工艺止于氮化硅的层上；(7)移除氮化硅的暴露层；以及⑶凹陷所述二氧化硅的层以显露所述鳍片106的期望高度。
[0038]继续参考图3A，所述沟槽102T与鳍片106的整体大小，形状和配置取决于特定的应用而可改变。沟槽102T的深度和宽度可根据具体的应用而改变。在一示例性实施例中，是根据当前技术，所述沟槽102T的深度范围可为约40-100nm，而沟槽102T的宽度可为约20-60nm。在一些实施例中，所述鳍片106可具有约5_20nm范围内的最终宽度(在鳍片底部或附近)。在附图中所例示的示例性例子中，所述多个沟槽102T和所述多个翅片106都为相同的尺寸和形状。但是，并非要求实际实施本文所揭露的本发明时至少在这些所述多个沟槽102T和所述多个散热片106的尺寸和形状的一致性。在本文所描述的实施例中，透过执行非等向蚀刻工艺形成所述沟槽102T，导致具有示意图所例示的大致呈矩形配置的沟槽102T。在实际现实器件中，所述沟槽102T的所述侧壁可稍微向内收缩(tapered)，虽然这样的配置并未在附图中示出。在某些情况下，所述沟槽102T可以在靠近沟槽102T的底部具有凹角轮廓。相较于通过非等向性蚀刻工艺的所述沟槽102T的一般矩形配置，通过执行湿蚀刻工艺以形成所述沟槽102T的延伸，所述沟槽102T也可以倾向具有更圆的配置或非线性配置。因此，所述沟槽102T和散热片106的构造和尺寸，并且它们所制造的方式，不应该被视为对本发明的限制。为了公开目的，仅实质上矩形的沟槽102T和鳍片106在后述的附图中描述。
[0039]在本文所揭露的例子中，FinFET器件100将使用替代栅极工艺形成。相应地，图3B例示所述器件100在制造中的点，其中牺牲栅极结构120形成于所述衬底102以及所述鳍片106上。还例示了示例性栅极盖层126和侧壁间隔件130。所述栅盖层126和所述侧壁间隔件130通常由氮化硅制成的。在替代栅极工艺流程中的此点上，退火工艺将已执行，以启动植入的掺杂剂材料以及由于所执行各种离子植入工艺而修复衬底102任何损害。所述牺牲栅极结构120包括牺牲栅极绝缘层122以及伪或牺牲栅极电极124。该器件100的各种组件和结构可以使用各种不同的材料和通过进行多种已知的工艺来形成。例如，所述牺牲栅极绝缘层122可以由二氧化硅构成而所述牺牲栅极电极124可以由多晶硅构成。各层材料以及如下所述材料层如图3B中所例示，可以通过任何的各种不同的已知工艺，例如，化学气相沉积(chemical vapor deposit1n, CVD)工艺、原子层游积(atomiclayer deposit1n, ALD)工艺、热成长工艺(thermal growth process)、旋转涂布工艺(spin-coating techniques)等。此外,如本文中和所附权利要求书中所使用的“邻近”一词被赋予广泛的解释，并应解释为涵盖一特征实际上接触另一特征或是非常靠近其他特征的情况下。
[0040]图3C例示在执行若干工艺操作后的所述器件100。首先，执行可选的外延成长工艺，以形成例如硅的附加半导体材料109，于衬底102的暴露表面上。参考X-X和Y-Y视图。半导体材料109的大致菱形的本质(见Y-Y图)是取决外延成长工艺的进行和在所述衬底材料中的晶体面取向的方式。虚线106X反映了原本鳍片106的轮廓。通常外延成长工艺的执行，对于稍后必须形成的导电性接触增加的所述材料的的尺寸大小。在某些情况下，如果需要的话，进行所谓的鳍片合并成长工艺，使得成长于一鳍片上的外延材料合并于在成长于邻近鳍片上的外延材料。这样的合并鳍片在附图中示出。然后，薄蚀刻停止垫132 (例如2-3nm)形成于器件100整体上。所述蚀刻停止垫132可以由例如氮化硅多种材料，并且可以通过执行相应的ALD或CVD工艺所构成。
[0041]图3D例示在执行若干工艺操作后的所述器件100。首先，形成用传统的沉积技术形成绝缘材料111 (例如二氧化硅)的一层于器件100上。然后，执行一个或多个平坦化工艺(例如CMP)于绝缘材料111的层上，使得绝缘材料111的层的上表面IllS实质平坦于所述牺牲栅极电极124的上表面。重要的是，此平坦化工艺暴露出所述牺牲栅极电极124的上表面124S，使得其可以被移除。在示例性实施例中，所述平坦化工艺可以是化学机械平坦化(CMP)工艺停止于所述牺牲栅极电极124上。
[0042]图3E例示在执行一或多湿或干蚀刻工艺后的所述器件100，以移除牺牲栅极电极124及牺牲栅极绝缘层122，从而限定栅极空腔136，其中为了所述器件100替代所述栅极结构实质上形成其内。通常，作为替代栅极工艺的一部分而移除牺牲栅极极绝缘层122，如本文所例示。然而，所述牺牲栅极绝缘层122可以在所有的应用不用被移除。即使在牺牲栅极绝缘层122是故意移除的情况下，通常会有非常薄的天然氧化物层(未示出)形成所述栅极空腔136内的所述鳍片的表面106S。到移除牺牲栅极结构120的地步所导致隔离区107的任何消耗，此种消耗在附图中未呈现。
[0043]图3F例示在执行的若干工艺操作后的所述器件100。首先，进行预清洁(pre-clean)工艺以试图在形成即将成为替代栅极结构133的材料的各层前，先从所述栅极空腔136内移除所有杂质。之后，执行若干公知的工艺操作，以形成示意性例示的替代栅极结构133在栅极空腔136内。本文所描述的所述替代栅极结构133旨在作为任何使用所谓后栅极(替代栅极)生产工艺制造的集成电路可被用任何形式栅极结构的代表。所述替代栅极结构133通常包括例如氧化铪的高k(k值大于10)栅极绝缘层(未单独示出)、一个或多个金属层(未单独示出)(例如，氮化钛层或取决于晶体管器件的制造类型的TiAlC)、以及例如鹤或招堆积导电性材料层(bulk conductive material)(未单独示出)。通常,呈现于替代栅极结构133内的材料的各个层依序地沉积在所述栅极空腔136内以及绝缘材料111的所述层上，且执行一或多个CMP工艺以移除位于所述栅极空腔136外部的栅极材料的凹陷部分。然后，执行一个或多个蚀刻工艺，以移除所述空腔136内的各种材料的上部，从而形成所述替代栅极结构133和形成所述替换栅极结构133上的凹槽。然后，栅极盖层140形成所述凹陷栅极材料上的凹槽。所述栅极盖层140通常是由氮化硅构成，并可以透过沉积一层栅极盖材料所形成，以便过度填充形成在所述替代栅极结构133上的所述栅极空腔136内的凹槽，且其后执行CMP工艺以移除位于绝缘材料的层的表面上的所述栅极盖材料层的多余部分。形成栅极盖层140以在随后的加工操作中保护下面的栅极材料。
[0044]图3G例示在执行若干工艺操作后的所述器件100。首先，执行蚀刻工艺以移除绝缘材料111的层。此后，执行蚀刻工艺以去除所述蚀刻停止层132。在一些实施例中，可在单一处理室中实现移除绝缘材料111的所述层和所述蚀刻停止层132，并根据需要改变蚀刻化学。然后，执行传统的硅化处理，以形成金属硅化物区110于外延半导体材料109的表面上(见视图X-X和Y-Y)。在一般情况下，这样的硅化过程通常包括沉积一金属层(未示出)，如镍、钴、钛、钼等或这些材料的组合，使得其接触所述外延半导体材料109的露出部(或在鳍片106上，若外延材料109没有成长的话)。然后，在温度落在220-300°C范围内执行第一退火工艺，金属的层接触的含硅区域中的硅使得金属的层与硅发生反应，从而形成金属硅化物的相对较高电阻构成。接着，金属的层与外延半导体材料109没有反应的部分在第一退火工艺中通过执行标准剥离工艺所移除。在除去金属的层的未反应部分之后，执行温度落在范围400-500°C内的第二退火工艺于所述器件100上，以便将相对高电阻硅化物区转换成相对较低的电阻金属硅化物区110。通过形成所述金属硅化物区110在形成所述替代栅极结构133 (参见图3F)之后，所述金属硅化物区110不会暴露于可与作用相关连的所述相对较高的处理温度下。即，如果它暴露在退火温度高于约700°C下，金属硅化物材料通常变得不稳定且其电阻增大。
[0045]图3H例不在一层例如金属的导电材料150后的器件100,为覆盖沉积于器件100上。导电材料150的所述层是从掩埋的其片接触结构所形成的材料，以下将更加充分描述。在示例性实施例中，导电材料150的层可以由钨，铝，铜等构成，并且它可以通过执行PVD或CVD工艺来形成。另外，在导电材料150的层形成之前，一或多个掩埋层(未示出)可沉积在产品上。在示例性实施例中，本文所公开的方法可包括沉积例如钛、氮化钛的垫，接着覆盖沉积例如钨的导电材料。此后，执行CMP工艺，以平面化导电材料150的层的上表面。
[0046]接着，如图31所示，执行定时、凹陷蚀刻工艺于导电材料150的层上以减少其厚度，使得其上表面150S被定位大约水平或约低3-5nm(即低于水平)于凸出隔离区107的上表面107S。此工艺操作导致位于所述凹槽107Z内一掩埋鳍片接触结构150R的形成，所述凹槽形成于凸出隔离结构107内。需要注意的是掩埋鳍片接触结构150R相对于所述凸起隔离区107的上表面107S完全地凹陷。图31还包含器件100的简易平面图示意在所述凸出隔离区107的所述凹槽107Z内的所述掩埋鳍片接触结构150R的形成在所述栅极结构的相对侧上。还需注意的是，外周边表面150X接合所述凹槽107Z的内部周边表面且在所例示的例子中，接合所述外侧壁间隔物130。
[0047]图3J例示在执行若干工艺操作后的所述器件100。首先，一应力诱导材料层149的层形成于所述器件100上。然后，形成用传统的沉积技术的例如二氧化硅的绝缘材料层152的层形成在应力诱导材料层149上。接着，执行一或多个平坦化工艺(如CMP)于绝缘材料152的层上。所述应力诱导材料层149/绝缘材料152的层，沿着凸起隔离区107，有效地封装掩埋鳍片接触结构150R。所述应力诱发材料层149可由例如氮化硅、ZnS-Si02等的各种不同材料构成，其可被形成为任何所需的厚度(例如3-15nm)，其可以使用多种例如CVD的工艺形成，且其可以形成为拉伸应力(对于NMOS器件)或压缩应力(对于PMOS器件)。呈现在应力诱导材料层149的应力大小可取决于具体应用而调整，例如0.l-2GPa (拉伸)以及0.l-3GPa (压缩)。使用传统沉积工艺让绝缘材料152 (例如二氧化硅)的所述层形成于应力诱导材料层149上。
[0048]图3K例示执行在几个工艺操作之后的所述器件100被执行以形成导电源极/漏极接触结构154至各掩埋鳍片接触结构150R以及形成导电地耦接于所述替代栅极结构133，也就是说，耦接至所述替代栅极结构133的一部分为导电栅极材料。通常，此工艺顺序包括透过一或多个蚀刻掩膜层(未图不)执行一或多个蚀刻工艺于绝缘材料152的所述层、所述应力诱发材料层149及/或在栅极盖层140的暴露部分上以为了各种导电结构定义接触开口 154A/156A。所述源极/漏极接触结构154和所述栅极接触结构156从上面观看时可以是任何所需的截面形状，例如方形、矩形、圆形等。如图所示，当所述栅极接触结构156导电地连接至所述替代栅极结构133时，所述源极/漏极接触结构154导电地耦接于所述掩埋鳍片接触结构150R。所述源极/漏极接触结构154及所述栅极接触结构156旨在自然地示意且作为代表，因为它们可以利用任何各种不同导电材料形成且透过传统制造操作所执行。所述接触结构154/156也可含有一或多个阻障层(未示出)。在示例性例子中，接触结构154/156可透过沉积例如钛、氮化钛的垫来形成，随后以例如钨的导电材料过度填充所述接触开口 154A/156A。此后，可以执行CMP工艺可以平面化绝缘材料152的所述层的所述上表面，其导致位于所述接触结构154/156的构造及所述开口 154A/154B的外面的绝缘材料152的所述层上的所述垫和钨的多余部分被移除。需要注意的是，在实施例中，所述栅极接触结构156会接触的所述凸起隔离区107上的所述替代栅极结构133的厚度156D可以是约20nm。
[0049]图3L是本文所揭示在绝缘材料152的所述层被移除的示例性接触结构154/156的构成后的所述FinFET器件100的实施例简易平面图。如所示的，所述应力诱导材料层149位于所述掩埋鳍片接触结构150R上，所述位于所述凸起隔离区107的所述凹槽107Z内。需要注意的是，由于事实上所述掩埋鳍片接触结构150R导电性地耦合于所有鳍片106，比起图2所示的一般现有技艺的线型源极/漏极接触结构64，所述源极/漏极接触结构154可以是单一柱状源极/漏极接触结构。因此，所述源极/漏极接触结构154与所述栅极接触结构156之间的距离相对于在现有技艺器件中的距离可以增加，而且，对应地，所述栅极接触结构156与所述源极/漏极接触结构154短路的机会被减少。本文中所述器件100的所述结构也指在所述主动区与所述栅极接触结构156之间的距离相较于现有技艺结构而缩短。例如，在示例性实施例中，所述主动区及所述栅极接触结构156之间的距离可以为约10-30nm。因此，使用本文所公开的方法和器件，相较于对应现有技术产品，使用此种器件100的集成电路产品上的封装密度可以被减少，从而理想地减少器件100的“足迹”。特别是，本文所公开的器件中，所述柱状源极/漏极接触结构154不会延伸跨过所述器件100的栅极宽度方向119的所述主动区整体宽度。相反地，该柱状源极/漏极接触结构154的端部停止正好短于所述主动区的边缘。在实施例中，所述柱状源极/漏极接触结构154于栅极宽度方向119的大小可约为所述主动区的整体宽度在所述器件100的栅极宽度方向的10-80%。在所例示的例子中，单一柱状源极/漏极接触结构154是例示为形成建立电接触的源极/漏极区域。然而，如果需要的话，一个以上的所述柱状源极/漏极接触结构154可以被形成在各源极/漏极区上。例如，形成两个柱状源极/漏极接触结构154以接触在所述器件的各源极/漏极区上的所述掩埋鳍片接触结构150R。需要注意同样重要的，由于所述柱状源极/漏极接触结构的使用，所述应力诱导材料层149由于使用传统线状源极/漏极接触结构不被“切断”，如同图2所示意所述线状源极/漏极接触结构64。结果是，呈现在所述应力诱导层149内的应力可以更加有效地传递到器件100的通道区。
[0050]图4A-4H例示另一个示例性方法揭露用于形成应力层于FinFET的半导体器件上以及所得半导体器件。图4A描述对应于前面所示于图3C的制造时点的器件400，即，如前所述的成形所述牺牲栅极结构120、所述外延半导体材料109及所述蚀刻停止层132。
[0051]图4B描述在执行若干工艺操作后的所述器件100。首先，使用传统的沉积技艺形成前述的绝缘材料111 (例如二氧化硅)于所述器件100上。然后，执行一或多个平坦化工艺(例如，CMP)于绝缘材料111的所述层上，使得其上表面实质上平坦。下一步，执行回蚀工艺以相对于所述牺牲栅极结构124的上表面124S凹陷例如约10-20nm距离的所需量于绝缘材料111的所述层的上表面111S。然后，覆盖沉积例如氮化硅(具有CMP后约5-10nm的最终厚度)的牺牲材料层135在器件100上。然后执行一或多个CMP工艺以移除位于所述牺牲栅极电极124的上表面上的所有材料。重要的是，这些操作会导致所述牺牲栅极电极124的暴露所以其可被移除。在某些情况下，所述牺牲氮化硅材料135可以不需要如同说明般被形成。可以形成附加的二氧化硅材料替代所述牺牲氮化硅材料135，如同所述牺牲氮化硅材料135的目的是避免二氧化硅材料在后续的工艺操作中过度耗损。若需要的话，可以形成材料的层如同美国专利申请号第13/654，717号名为“促进栅极高度均匀性以及层间电介质保护(Facilitating Gate Height Uniformity and Inter-layer DielectricProtect1n) ”所描述的，其引述全文并入本文中。
[0052]图4C描述所述器件100在执行一或多个湿或干蚀刻工艺以移除一部分但非全部的牺牲栅极结构120，使得所述凹陷牺牲栅极结构的现已凹陷上表面120R位于大致平坦于所述上表面107S或低于(即低于水平)所述凸起隔离区107的上表面107S距离约3_20nm的水平。此蚀刻工艺导致定义一局部栅极空腔，而不是所有的所述牺牲栅极结构都被移除。
[0053]图4D描述所述器件100在执行定时蚀刻工艺后以移除所述牺牲栅极绝缘层122的暴露部分且凹陷于所述位于替代栅极结构背后的所述凸起隔离区107的部分。注意在视图Z-Z中所述凸起隔离区107的所述凹陷表面107R。在一实施例中，所述凸起隔离区107的现已凹陷表面107R低于所述凹陷牺牲栅极结构的上表面约10-50nm的距离。
[0054]图4D描述所述器件100在执行定时蚀刻工艺后以移除所述牺牲栅极绝缘层122的暴露部分且凹陷于所述位于替代栅极结构背后的所述凸起隔离区107的部分。注意在视图Z-Z中所述凸起隔离区107的所述凹陷表面107R。在一实施例中，所述凸起隔离区107的现已凹陷表面107R低于所述凹陷牺牲栅极结构的上表面约10-50nm的距离。
[0055]图4E描述所述器件100在执行一或多个湿或干蚀刻工艺后以移除所述凹陷牺牲栅极结构的剩余部分，即所述牺牲栅极电极124和所述牺牲栅极绝缘层122的任何剩余部分，以从而定义器件100的完整栅极空腔136，而替代栅极结构133随后将在那里形成。
[0056]图4F描述所述器件100在实行若干工艺操作后。首先，用于前述的替代栅极结构133的材料形成于栅极空腔136内。作为该过程的一部分，并且如上所述的，执行一或多个蚀刻工艺以移除在所述空腔136内的各种材料的上部，从而形成替代栅极结构133以及形成凹槽在所述替代栅极结构133上。然后，形成所述栅极盖层140于所述凹陷栅极材料上的凹槽内。在执行CMP工艺以形成所述栅极盖层140的过程中，所述牺牲材料层135由绝缘材料111的所述层的表面上所清除。
[0057]图4G描述所述器件在绝缘材料111的层被移除后且在前述掩埋鳍片接触结构150R及应力诱导材料层149形成后。
[0058]图4H描述所述器件在绝缘材料152的前述层、源极/漏极接触结构154以及所述栅极接触结构156被形成于该器件100上后。需要注意的是，由于通过栅极接触结构156所制造的接触所述凸起隔离区域107的凹陷、所述替代栅极结构133的厚度，大于如图3K所示的所述器件(比较距离156D与156X)。在一实施例中，在所述栅极接触结构156将会接触的所述凸起隔离区107的所述凹陷表面107R上的替代栅极结构133的厚度156X可以为大约40nm或更大。
[0059]以上所述的具体实施例仅是说明性的，因为本发明可以以不同的但等效的方式修改和实施，这些方式对于获得这里说明的益处的本领域的技术人员是显然的。举例而言，可以不同的顺序实行所述的制程步骤。此外，除在权利要求书中描述的之外，不打算限制这里表示的构造或设计的细节。因此证实，以上公开的具体实施例可以改变或修改，并且所有这样的变化认为在本发明的范围和精神内。注意，在本说明以及所附权利要求书中用来描述各种工艺或结构所使用的术语诸如“第一”、“第二”、“第三”或“第四”仅被用为速记的参照，此步骤/结构并不必然意味着此步骤/结构以这样的顺序执行/形成。当然，这取决于准确请求的语言，此工艺的先后顺序是可以需要或不需要的。因而，这里寻求的保护在权利要求书中叙述。
【权利要求】
1.一种在半导体衬底上方形成FinFET晶体管的方法，所述晶体管包括至少一鳍片以及多个源极/漏极区，其中所述方法包括: 执行至少一蚀刻工艺以便在所述衬底中定义所述至少一鳍片； 形成具有凹槽形成于其中的凸起隔离结构于所述衬底上方，其中，所述凹槽具有位于低于所述凸起隔离结构的上表面的底部表面以及内周表面，以及其中，所述凹槽的所述底部表面显露所述至少一鳍片的至少一部分； 形成栅极结构于所述至少一鳍片上方； 形成应力诱导材料层于所述器件的所述多个源极/漏极区、所述凸起隔绝结构以及所述栅极结构上方； 形成至少一层绝缘材料于所述应力诱导材料层上方；以及 形成多个柱状源极/汲极接触结构延伸穿过所述至少一层绝缘材料及穿过所述应力诱导层，其中，各所述柱状源极/漏极接触结构导电地耦合于所述至少一鳍片。
2.如权利要求1所述的方法，其中，在形成所述应力诱导材料层之前，所述方法包括形成多个分隔的掩埋鳍片接触结构于所述凹槽内，所述掩埋鳍片接触结构形成于所述凹槽内位在所述栅极结构的相对侧，其中，各所述掩埋鳍片接触结构导电地耦合于所述至少一鳍片且具有实质上平坦的上表面，所述实质上平坦的上表面位于同或低于所述凸起隔离结构的所述上表面的水平，且其后形成所述应力诱导材料层于所述掩埋鳍片接触结构的所述上表面上且接触于所述掩埋鳍片接触结构的所述上表面。
3.如权利要求1所述的方法，其中，形成所述栅极结构于所述至少一鳍片上包括执行前栅极或后栅极处理工序其中之一以形成所述栅极结构。
4.如权利要求1所述的方法，其中，所述应力诱导材料层是由拉伸应力或压缩应力其中之一所形成。
5.如权利要求2所述的方法，其中，形成所述多个掩埋鳍片接触结构于所述凹槽内包括: 沉积一层导电材料于所述凸起隔离结构上方以便过度填充所述凹槽；以及 执行定时凹陷蚀刻工艺于所述导电材料的层上以便从所述凸起隔离结构的所述上表面上方清除所述导电材料以及定义所述掩埋鳍片接触结构具有所述实质上平坦的上表面，所述平坦的上表面位于的水平同或低于所述凸起隔离结构的所述上表面。
6.如权利要求2所述的方法，其中，所述栅极结构为牺牲栅极结构，且其中，在形成所述多个分隔的掩埋鳍片接触结构之前，所述方法进一步包括: 执行至少一第二蚀刻工艺以移除所述牺牲栅极结构的至少一牺牲栅极电极的一部分，以便从而定义凹陷牺牲栅极结构以及定义部分栅极空腔，其中，所述至少一第二栅极蚀刻工艺被执行，使得所述凹陷栅极结构的上表面定位于一水平，所述水平是低于所述凸起隔离结构的所述上表面的水平； 随着所述凹陷牺牲栅极结构的定位，执行至少一第三蚀刻工艺以减少在所述部分栅极空腔下方的区域中部分所述凸起隔离结构的厚度，使得所述凸起隔离结构的所述被减少厚度部分的上表面位于低于所述凹陷牺牲栅极电极的所述上表面的水平； 在执行所述至少一第三蚀刻工艺后，移除至少所述凹陷牺牲栅极结构以便定义完整栅极空腔；以及 形成替代栅极结构于所述完整栅极空腔内。
7.如权利要求2所述的方法，其中形成所述应力诱导材料层包括形成所述应力诱导材料层于各所述掩埋鳍片接触结构的所述整体平坦的上表面上且实质上接触于各所述掩埋鳍片接触结构的所述整体平坦的上表面。
8.一种在半导体衬底上方形成FinFET晶体管的方法，所述晶体管包括至少一鳍片，其中所述方法包括: 执行至少一蚀刻工艺以便在所述衬底中定义所述至少一鳍片； 形成具有凹槽形成于其中的凸起隔离结构于所述衬底上方，其中，所述凹槽具有位于低于所述凸起隔离结构的上表面的底部表面以及内周表面，以及其中，所述凹槽的所述底部表面显露所述至少一鳍片的至少一部分； 形成栅极结构于所述至少一鳍片上方； 形成多个分隔的掩埋鳍片接触结构于所述凹槽内，所述掩埋鳍片接触结构形成于所述凹槽内位在所述栅极结构的相对侧，其中，各所述掩埋鳍片接触结构导电地耦合于所述至少一鳍片且具有实质上平坦的上表面，所述实质上平坦的上表面位于同或低于所述凸起隔离结构的所述上表面的水平； 形成应力诱导材料层于各所述掩埋鳍片接触结构的所述实质上平坦的上表面上且接触于各所述掩埋鳍片接触结构的所述实质上平坦的上表面； 形成至少一层绝缘材料于所述应力诱导材料层、所述多个掩埋鳍片接触结构以及所述凸起隔离结构上方；以及 形成多个源极/漏极接触结构延伸穿过所述应力诱导层以及所述至少一层绝缘材料，其中，各所述源极/漏极接触结构导电地耦合于所述多个掩埋鳍片接触结构的一个。
9.如权利要求8所述的方法，其中，各所述掩埋鳍片接触结构包括外周表面，且其中，各所述掩埋鳍片接触结构的所述外周表面接触在所述凸起隔离结构中所述凹槽的所述内周表面的至少一部分以及邻近所述栅极结构形成的侧壁分隔件。
10.如权利要求8所述的方法，其中，所述应力诱导材料层形成于各所述多个掩埋鳍片接触结构的所述上表面的整体上且接触于各所述多个掩埋鳍片接触结构的所述上表面的整体。
11.如权利要求8所述的方法，其中，形成所述多个掩埋鳍片接触结构于所述凹槽内包括: 沉积一层导电材料于所述凸起隔离结构上方以便过度填充所述凹槽；以及 执行定时凹陷蚀刻工艺于所述导电材料的层上以便从所述凸起隔离结构的所述上表面上方清除所述导电材料以及定义所述掩埋鳍片接触结构具有所述上表面，所述平坦的上表面位于的水平同或低于所述凸起隔离结构的所述上表面。
12.如权利要求8所述的方法，其中，所述栅极结构为牺牲栅极结构，且其中，在形成所述多个分隔的掩埋鳍片接触结构之前，所述方法进一步包括: 执行至少一第二蚀刻工艺以移除所述牺牲栅极结构的至少一牺牲栅极电极的一部分，以便从而定义凹陷牺牲栅极结构以及定义部分栅极空腔，其中，所述至少一第二栅极蚀刻工艺被执行，使得所述凹陷栅极结构的上表面定位于一水平，所述水平是低于所述凸起隔离结构的所述上表面的水平； 随着所述凹陷牺牲栅极结构的定位，执行至少一第三蚀刻工艺以减少在所述部分栅极空腔下方的区域中部分所述凸起隔离结构的厚度，使得所述凸起隔离结构的所述被减少厚度部分的上表面位于低于所述凹陷牺牲栅极电极的所述上表面的水平； 在执行所述至少一第三蚀刻工艺后，移除至少所述凹陷牺牲栅极结构以便定义完整栅极空腔；以及 形成替代栅极结构于所述完整栅极空腔内。
13.一种器件，包括: 至少一种鳍片，其定义于一半导体衬底中； 具有凹槽形成于其中的凸起隔离结构，其中，所述凹槽具有上表面、位于低于所述上表面的底部表面以及内周表面； 栅极结构，位于所述至少一鳍片的至少一部分周围； 多个分隔的掩埋鳍片接触结构，位于所述凹槽内，其中，各所述掩埋鳍片接触结构位于所述栅极结构的相对侧上，且其中，各所述掩埋鳍片接触结构导电地耦合于所述至少一鳍片且具有实质上平坦的上表面，所述实质上平坦的上表面位于同或低于所述凸起隔离结构的所述上表面的水平； 应力诱导材料层，位于各所述掩埋鳍片接触结构的所述实质上平坦的上表面上且接触于各所述掩埋鳍片接触结构的所述实质上平坦的上表面； 至少一层绝缘材料，位于所述应力诱导材料层、所述多个掩埋鳍片接触结构以及所述凸起隔离结构上方；以及 多个源极/漏极接触结构，延伸穿过所述至少一层绝缘材料以及穿过所述应力诱导层，其中，各所述源极/漏极接触结构导电地耦合于所述多个掩埋鳍片接触结构的一个。
14.如权利要求13所述的器件，其中，各所述掩埋鳍片接触结构包括外周表面，且其中，各所述掩埋鳍片接触结构的所述外周表面的至少一部分接触在所述凸起隔离结构中所述凹槽的所述内周表面的至少一部分。
15.如权利要求14所述的器件，其中，各所述掩埋鳍片接触结构的所述外周表面的部分接触邻近所述栅极结构的相对侧形成的侧壁分隔件。
16.如权利要求13所述的器件，其中，所述多个源极/漏极接触结构为柱状源极/漏极接触结构。
17.如权利要求13所述的器件，其中，所述应力诱导材料层实质上接触于各所述多个掩埋鳍片接触结构的所述上表面的整体。
18.如权利要求13所述的器件，其中，所述栅极结构为替代栅极结构或前栅极结构其中之一。
19.如权利要求13的器件，其中，所述凸起隔离结构具有位于所述栅极结构下方的凹陷表面，所述凹陷表面位于低于所述凸起隔离结构的所述上表面。
【文档编号】H01L21/336GK104465393SQ201410479620
【公开日】2015年3月25日 申请日期:2014年9月18日 优先权日:2013年9月18日
【发明者】谢瑞龙, R·R-H·金, W·J·小泰勒 申请人:格罗方德半导体公司