一种具有单层多晶的eeprom及其制备方法
【专利摘要】本发明涉及一种EEPROM及其制备方法，尤其是一种具有单层多晶的EEPROM及其制备方法，属于半导体的【技术领域】。按照本发明提供的技术方案，所述具有多层单晶的EEPROM，包括半导体基板；在所述半导体基板内的上部设置若干用于数据存储的存储单元，所述存储单元包括控制电容、PMOS编程晶体管以及与所述PMOS编程晶体管串联的PMOS选择晶体管；控制电容通过半导体基板内的隔离介质与PMOS编程晶体管以及PMOS选择晶体管相隔离；本发明结构紧凑，降低加工成本以及工艺复杂度，操作方便，安全可靠。
【专利说明】一种具有单层多晶的EEPROM及其制备方法
【技术领域】
[0001]本发明涉及一种EEPROM及其制备方法，尤其是一种具有单层多晶的EEPROM及其制备方法，属于半导体的【技术领域】。
【背景技术】
[0002]EEPROM是现代电子产品中不可缺少的电子元器件。目前，EEPROM存储器是采用E方工艺加工制备的得到，EEPROM的存储单元通常是采用双层的多晶硅半导体工艺制备，工艺的研发和制作过程复杂，通常需要几年的时间来研发一个半导体的工艺节点。
[0003]此外，对于一个EEPROM的芯片架构中，对于EEPROM的编程或擦除需要18V或以上的电压来进行操作，这样外围线路相对应的需要高压晶体管来产生或承受上述的操作电压。对于上述产生或承受高压的晶体管而言，相对应的半导体工艺制程需要多上好几层，因此，会导致工艺的成本上升且难度增加，难以适应对于EEPROM的发展需求。
【发明内容】
[0004]本发明的目的是克服现有技术中存在的不足，提供一种具有单层多晶的EEPROM及其制备方法，其结构紧凑，降低加工成本以及工艺复杂度，操作方便，安全可靠。
[0005]按照本发明提供的技术方案，所述具有多层单晶的EEPR0M，包括半导体基板；在所述半导体基板内的上部设置若干用于数据存储的存储单元，所述存储单元包括控制电容、PMOS编程晶体管以及与所述PMOS编程晶体管串联的PMOS选择晶体管；控制电容通过半导体基板内的隔离介质与PMOS编程晶体管以及PMOS选择晶体管相隔离；
所述控制电容包括位于半导体基板内的P型阱区以及位于所述P型阱区上方的浮栅电极，所述浮栅电极与第一 P型阱区间设置有浮栅氧化层，所述浮栅氧化层以及浮栅电极还部分覆盖P型阱区内的第一 P+区域；
所述PMOS编程晶体管以及PMOS选择晶体管均位于半导体基板内的N型阱区内，所述N型阱区通过隔离介质与P型阱区隔离；PM0S编程晶体管包括位于N型阱区上部的第二 P+区域以及第四P+区域；控制电容上的浮栅电极延伸至PMOS编程晶体管上方并通过编程氧化层部分覆盖在第二 P+区域以及第四P+区域的上方；
所述PMOS选择晶体管包括位于N型阱区上部的第二 P+区域以及第三P+区域，所述第二 P+区域以及第三P+区域上方设置字线电极，所述字线电极通过下方的选择氧化层部分覆盖在第二 P+区域以及第三P+区域上。
[0006]所述浮栅电极与字线电极均为P导电类型的导电多晶硅，且浮栅电极与字线电极为同一工艺制造层。
[0007]所述浮栅氧化层、选择氧化层以及编程氧化层均为二氧化硅层，且浮栅氧化层、选择氧化层以及编程氧化层为同一工艺制造层。
[0008]所述隔离介质的材料为二氧化硅；在半导体基板内具有N导电类型深阱，所述P型阱区以及N型阱区均位于N导电类型深阱的正上方，且P型阱区的底部以及N型阱区的底部均邻接N导电类型深阱。
[0009]一种具有单层多晶的EEPROM的制备方法，所述EEPROM的制备方法包括如下步骤:
a、提供具有两个相对应的主面的半导体基板，所述两个主面包括第一主面与第二主面；在半导体基板的第一主面上设置第一阻挡层，并选择性地掩蔽和刻蚀所述第一阻挡层，以得到贯通所述第一阻挡层的第一窗口；
b、利用上述第一阻挡层以及第一窗口在半导体基板的第一主面上方进行N型离子注入，以在半导体基板内得到N导电类型深阱；
C、去除上述半导体基板第一主面上的第一阻挡层，以在半导体基板的第一主面上设置所需的第二阻挡层，选择性地掩蔽和刻蚀第二阻挡层，以得到贯通第二阻挡层的第二窗P ;
d、利用第二阻挡层以及第二窗口在上述半导体基板的第一主面上进行N型离子注入，以得到位于N导电类型深阱上方的N型阱区；
e、去除上述半导体基板第一主面上的第二阻挡层，以在半导体基板的第一主面上设置第三阻挡层，选择性地掩蔽和刻蚀第三阻挡层，以得到贯通第三阻挡层的第三窗口 ；
f、利用上述第三阻挡层以及第三窗口在上述半导体基板的第一主面进行P型离子注入，以得到位于N导电类型深阱上方的P型阱区；
g、去除上述半导体基板第一主面上的第三阻挡层，并在上述N导电类型深阱的上方设置隔离介质，以通过隔离介质将P型阱区与N型阱区的上部相互隔离；
h、在上述半导体基板的第一主面上设置第四阻挡层，选择性地掩蔽和刻蚀第四阻挡层，以得到贯通第四阻挡层的第四窗口 ；
1、利用上述第四阻挡层以及第四窗口在半导体基板的第一主面上进行P型离子注入，以得到位于N型阱区、P型阱区上部的P+区域；
j、去除上述半导体基板上的第四阻挡层，并在半导体基板的第一主面上设置基板氧化层；
k、在上述半导体基板的第一主面上设置电极层，所述电极层位于基板氧化层上；
1、选择性地掩蔽和刻蚀上述电极层以及基板氧化层，以得到位于半导体基板上的浮栅氧化层、选择氧化层、字线电极、浮栅电极以及编程氧化层。
[0010]所述半导体基板的材料包括P导电类型硅板。
[0011]所述第一阻挡层、第二阻挡层、第三阻挡层以及第四阻挡层均为二氧化硅层或氮化娃层。
[0012]所述基板氧化层为二氧化硅层，电极层为P导电类型的导电多晶硅。
[0013]本发明的优点:EEPR0M包括控制电容，且PMOS编程晶体管与PMOS选择晶体管相串联，控制电容上的浮栅电极延伸至PMOS编程晶体管上，以实现控制电容串接在PMOS编程晶体管的栅极端，浮栅电极与字线电极为同一工艺制造层，通过单层的多晶能形成所需的EEPR0M，结构紧凑，降低加工成本以及工艺复杂度，操作方便，安全可靠。
【专利附图】
【附图说明】
[0014]图1为本发明的等效电路图。
[0015]图2为本发明的平面图。
[0016]图3为图2的A-A剖视图。
[0017]图4为图2的B-B剖视图。
[0018]图5为图2的C-C剖视图。
[0019]图6~图13为本发明的具体实施工艺步骤剖视图。
[0020]图6为本发明得到N导电类型深阱后的剖视图。
[0021]图7为本发明得到N型阱区后的剖视图。
[0022]图8为本发明得到P型阱区后的剖视图。
[0023]图9为本发明得到隔离介质后的剖视图。
[0024]图10为本发明得到P+区域后的剖视图。
[0025]图11为本发明得到基板氧化层后的剖视图。
[0026]图12为本发明得到电极层后的剖视图。
[0027]图13为本发明得到控制电容、PMOS编程晶体管以及PMOS选择晶体管后的剖视图。
[0028]附图标记说明:1-半导体基板、2-N导电类型深阱、3-N型阱区、4-P型阱区、5-隔离介质、6-浮栅氧化层、7-选择氧化层、8-字线电极、9-浮栅电极、10-第一 P+区域、11-第二 P+区域、12-第三P+区域、13-第五P+区域、14-第一阻挡层、15-第一窗口、16-第二阻挡层、17-第二窗口、18-编程氧化层、19-第四P+区域、20-第三阻挡层、21-第三窗口、22-第四阻挡层、23-基板氧化层、24-电极层以及25-第四窗口。
【具体实施方式】
[0029]下面结合具体附图和实施例对本发明作进一步说明。
[0030]如图2、图3、图4、图5和图13所示:为了能降低加工成本以及工艺复杂度，操作方便，本发明包括半导体基板I;在所述半导体基板I内的上部设置若干用于数据存储的存储单元，所述存储单元包括控制电容30、PMOS编程晶体管40以及与所述PMOS编程晶体管40串联的PMOS选择晶体管50 ;控制电容30通过半导体基板I内的隔离介质5与PMOS编程晶体管40以及PMOS选择晶体管50相隔离；
所述控制电容30包括位于半导体基板I内的P型阱区4以及位于所述P型阱区4上方的浮栅电极9，所述浮栅电极9与第一 P型阱区4间设置有浮栅氧化层6，所述浮栅氧化层6以及浮栅电极9还部分覆盖P型阱区4内的第一 P+区域10 ;
所述PMOS编程晶体管40以及PMOS选择晶体管50均位于半导体基板I内的N型阱区3内，所述N型阱区3通过隔离介质5与P型阱区4隔离；PM0S编程晶体管40包括位于N型阱区3上部的第二 P+区域11以及第四P+区域19 ;控制电容30上的浮栅电极9延伸至PMOS编程晶体管40上方并通过编程氧化层18部分覆盖在第二 P+区域11以及第四P+区域19的上方；
所述PMOS选择晶体管50包括位于N型阱区3上部的第二 P+区域11以及第三P+区域12，所述第二 P+区域11以及第三P+区域12上方设置字线电极8，所述字线电极8通过下方的选择氧化层7部分覆盖在第二 P+区域11以及第三P+区域12上。
[0031 ] 具体地，如图1所示，控制电容30连接在PMOS编程晶体管40的栅极端，PMOS编程晶体管40与PMOS选择晶体管50相串联。其中，浮栅电极9、浮栅氧化层6以及P型阱区4之间形成电容结构，在P型阱区4内有第五P+区域13，浮栅氧化层6以及浮栅电极9部分覆盖P型阱区4内的第一 P+区域10、第五P+区域13，部分覆盖是指浮栅氧化层6、浮栅电极9为全部覆盖在第一 P+区域10以及第五P+区域13上，在第一 P+区域10以及第五P+区域13的外侧区域并未有浮栅氧化层6以及浮栅电极9，以便进行后续的存储等电压的加载操作，通过浮栅电极9能够用于存储电子。
[0032]在N型阱区3内，PMOS编程晶体管40与PMOS选择晶体管50共用第二 P+区域11，且控制电容30的浮栅电极9延伸并经过隔离介质5后位于PMOS编程晶体管40内第二P+区域11、第四P+区域19的上方，位于第二 P+区域11、第四P+区域19上方的浮栅电极9通过编程氧化层18部分覆盖第二 P+区域11以及第四P+区域19。一般地，PMOS编程晶体管40上需要有编程电极，所述编程电极一般为导电多晶硅，本发明实施例中，PMOS编程晶体管4上的编程电极由浮栅电极9向外延伸并横跨隔离介质5后位于PMOS编程晶体管40的上方形成，以使得PMOS编程晶体管4上的浮栅电极9与控制电容30上的浮栅电极9连为一体。
[0033]本发明实施例中的部分覆盖具体是指浮栅电极9、编程氧化层18不完全覆盖在第二 P+区域11以及第四P+区域19上，且字线电极8与选择氧化层7不完全覆盖第二 P+区域11以及第三P+区域12上。
[0034]所述浮栅电极9与字线电极8均为P导电类型的导电多晶硅，且浮栅电极9与字线电极8为同一工艺制造层。所述浮栅氧化层6、选择氧化层7以及编程氧化层18均为二氧化硅层，且浮栅氧化层6、选择氧化层7以及编程氧化层8为同一工艺制造层。
[0035]所述隔离介质5的材料为二氧化硅；在半导体基板I内具有N导电类型深阱2，所述P型阱区4以及N型阱区3均位于N导电类型深阱2的正上方，且P型阱区4的底部以及N型阱区3的底部均邻接N导电类型深阱2。
[0036]本发明实施例中，控制电容30是为了把加载在第一 P+区域10上的电压传到浮栅电极9上。PMOS编程晶体管40是用来编程，是把电子注入浮栅电极9、去除浮栅电极9内的电子和读取整个EEPROM存储状态时用。PMOS选择晶体管50用来在编程与读取存储状态时，隔离其他存储单元，避免产生干扰。
[0037]如图6~图13所示，以半导体基板I采用P导电类型的硅板为例，对上述结构的EEPROM可以采用下述工艺步骤制备得到，所述EEPROM的制备方法包括如下步骤:
a、提供具有两个相对应的主面的半导体基板I，所述两个主面包括第一主面与第二主面；在半导体基板I的第一主面上设置第一阻挡层14，并选择性地掩蔽和刻蚀所述第一阻挡层14，以得到贯通所述第一阻挡层14的第一窗口 15 ;
如图6所示，第一阻挡层14可以为二氧化硅层或氮化硅层，通过对第一阻挡层14进行刻蚀得到第一窗口 15，通过第一窗口 15以将与所述第一窗口 15相对应的半导体基板I的第一主面裸露。对第一阻挡层14进行刻蚀得到第一窗口 15的工艺步骤为本【技术领域】所熟知，下述对阻挡层刻蚀得到窗口的具体工艺步骤相同，具体不再赘述。
[0038]b、利用上述第一阻挡层14以及第一窗口 15在半导体基板I的第一主面上方进行N型离子注入，以在半导体基板I内得到N导电类型深阱2 ;
在半导体基板I第一主面上进行N型杂质离子注入可以采用本【技术领域】常用的工艺步骤，具体工艺条件可以根据需要进行选择，只要在半导体基板I内形成N导电类型深阱2即可，N导电类型深阱2的位置区域与第一窗口 15相对应一致。
[0039]C、去除上述半导体基板I第一主面上的第一阻挡层14，以在半导体基板I的第一主面上设置所需的第二阻挡层16，选择性地掩蔽和刻蚀第二阻挡层16，以得到贯通第二阻挡层16的第二窗口 17 ；
如图7所示，第二阻挡层16也为二氧化硅层或氮化硅层，通过第二窗口 17能将半导体基板I对应的第一主面裸露，第二窗口 17位于形成N型阱区3的位置。
[0040]d、利用第二阻挡层16以及第二窗口 17在上述半导体基板I的第一主面上进行N型离子注入，以得到位于N导电类型深阱2上方的N型阱区3 ;
本发明实施例中，在注入形成N型阱区3的杂质离子浓度低于形成N导电类型深阱2的杂质离子浓度，从而能在N导电类型深阱2上方形成N型阱区3。形成N型阱区3的具体注入工艺以及过程均为本【技术领域】人员所熟知，此处不再赘述。
[0041]e、去除上述半导体基板I第一主面上的第二阻挡层14，以在半导体基板I的第一主面上设置第三阻挡层20，选择性地掩蔽和刻蚀第三阻挡层20，以得到贯通第三阻挡层20的第三窗口 21 ；
如图8所示，第三阻挡层20为二氧化硅层或氮化硅层，第三窗口 21的位置区域与待形成P型阱区4的位置相对应一致。
[0042]f、利用上述第三阻挡层20以及第三窗口 21在上述半导体基板I的第一主面进行P型离子注入，以得到位于N导电类型深阱2上方的P型阱区4 ;
利用第三阻挡层20的阻挡作用，能在N型导弹类型深阱2的上方形成P型阱区4，形成N型阱区3与形成P型阱区4的不同之处在于注入不同的杂质离子不同，具体工艺步骤相似，此处不再赘述。
[0043]g、去除上述半导体基板I第一主面上的第三阻挡层20，并在上述N导电类型深阱2的上方设置隔离介质5，以通过隔离介质5将P型阱区4与N型阱区3的上部相互隔离；
如图9所示，隔离介质5可以为二氧化硅，隔离介质5可以通过热氧化工艺制备得到，也可以在半导体基板I内通过沟槽填充得到，具体可以根据实施工艺进行选择。P型阱区4与N型阱区3通过隔离介质5隔离后，以便能将控制电容30与PMOS编程晶体管40以及PMOS选择晶体管50相隔离。
[0044]h、在上述半导体基板I的第一主面上设置第四阻挡层22，选择性地掩蔽和刻蚀第四阻挡层22，以得到贯通第四阻挡层22的第四窗口 25 ;
如图10所示，第四阻挡层22为二氧化硅层或氮化硅层，通过第四窗口 25能在P型阱区4以及N型阱区3内注入得到P+区域。
[0045]1、利用上述第四阻挡层22以及第四窗口 25在半导体基板I的第一主面上进行P型离子注入，以得到位于N型阱区3、P型阱区4上部的P+区域；
本发明实施例中，所述得到的P+区域包括位于P型阱区4内的第一 P+区域10以及第五P+区域13，以及位于N型阱区3内的第二 P+区域11、第三P+区域12以及第四P+区域19。
[0046]j、去除上述半导体基板I上的第四阻挡层22，并在半导体基板I的第一主面上设置基板氧化层23 ;
如图11所示，所述基板氧化层23为二氧化硅层，基板氧化层23覆盖在半导体基板I的第一主面上。通过基板氧化层23用于形成浮栅氧化层6、选择氧化层7以及编程氧化层18。
[0047]k、在上述半导体基板I的第一主面上设置电极层24，所述电极层24位于基板氧化层23上；
如图12所示，电极层24为P导电类型的多晶硅。通过电极层24用于形成浮栅电极9以及字线电极8。
[0048]1、选择性地掩蔽和刻蚀上述电极层24以及基板氧化层23，以得到位于半导体基板I上的浮栅氧化层6、选择氧化层7、字线电极8、浮栅电极9以及编程氧化层18。
[0049]如图13所示，通过对基板氧化层23以及电极层24的刻蚀，得到浮栅氧化层6、择氧化层7、字线电极8、浮栅电极9以及编程氧化层18后，从而得到控制电容30、PMOS编程晶体管40以及与所述PMOS编程晶体管40串联的PMOS选择晶体管50。
[0050]当需要对整个EEPROM进行编程时，需要在第一 P+区域10上加载3V电压，在第三P+区域12上加载5V电压，在N型阱区3上加载5V电压，在第四P+区域19上加载OV电压，在字线电极8上加载OV电压，以使得电子注入到浮栅电极9内，此时PMOS编程晶体管40的开启阈值变小或从负的开启阈值变为正的开启阈值，从而能进行数据编程。
[0051]在需要对整个EEPROM进行擦除时，在第一 P+区域10上加载-5V电压，在第三P+区域12上加载5V电压，在N型阱区3上加载5V电压，在第四P+区域19上加载5V电压，在字线电极8上加载5V电压，通过上述电压，在PMOS编程晶体管40的编程氧化层18上形成的高电场大于lOMV/cm，形成FN隧道效应所需的电场，浮栅电极9内的电子通过FN隧道被移除，即实现对EEPROM的数据擦除。
[0052]当需要对整个EEPROM进行读取时，通过在第一 P+区域10上加载OV电压，在第三P+区域12上加载IV电压，在N型阱区2上加载2V电压，在第四P+区域19上加载2V的电压，并在字线电极8上加载OV电压，则通过第三P+区域12电流较大的数据状态为“ I ”，通过第三P+区域12电流较小的数据状态为“0”，从而能够将EEPROM的存储状态读取。
[0053]本发明EEPROM包括控制电容30，且PMOS编程晶体管40与PMOS选择晶体管50相串联，控制电容30上的浮栅电极9延伸至PMOS编程晶体管40上，以实现控制电容30串接在PMOS编程晶体管40的栅极端，浮栅电极9与字线电极8为同一工艺制造层，通过单层的多晶能形成所需的EEPR0M，结构紧凑，降低加工成本以及工艺复杂度，操作方便，安全可靠。
【权利要求】
1.一种具有多层单晶的EEPROM，包括半导体基板(I);其特征是:在所述半导体基板(O内的上部设置若干用于数据存储的存储单元，所述存储单元包括控制电容(30)、PMOS编程晶体管(40)以及与所述PMOS编程晶体管(40)串联的PMOS选择晶体管(50);控制电容(30)通过半导体基板(I)内的隔离介质(5)与PMOS编程晶体管(40)以及PMOS选择晶体管(50)相隔呙； 所述控制电容(30)包括位于半导体基板(I)内的P型阱区(4)以及位于所述P型阱区(4)上方的浮栅电极(9)，所述浮栅电极(9)与第一 P型阱区(4)间设置有浮栅氧化层(6)，所述浮栅氧化层(6 )以及浮栅电极(9 )还部分覆盖P型阱区(4)内的第一 P+区域(10 ); 所述PMOS编程晶体管(40)以及PMOS选择晶体管(50)均位于半导体基板(I)内的N型阱区(3)内，所述N型阱区(3)通过隔离介质(5)与P型阱区(4)隔离；PM0S编程晶体管(40)包括位于N型阱区(3)上部的第二 P+区域(11)以及第四P+区域(19);控制电容(30)上的浮栅电极(9 )延伸至PMOS编程晶体管(40 )上方并通过编程氧化层(18 )部分覆盖在第二 P+区域(11)以及第四P+区域(19)的上方； 所述PMOS选择晶体管(50)包括位于N型阱区(3)上部的第二 P+区域(11)以及第三P+区域(12)，所述第二 P+区域(11)以及第三P+区域(12)上方设置字线电极(8)，所述字线电极(8)通过下方的选择氧化层(7)部分覆盖在第二 P+区域(11)以及第三P+区域(12)上。
2.根据权利要求1所述的具有多层单晶的EEPR0M，其特征是:所述浮栅电极(9)与字线电极(8)均为P导电类型的导电多晶硅，且浮栅电极(9)与字线电极(8)为同一工艺制造层O
3.根据权利要求1所述的具有多层单晶的EEPR0M，其特征是:所述浮栅氧化层(6)、选择氧化层(7)以及编程氧化层(18)均为二氧化硅层，且浮栅氧化层(6)、选择氧化层(7)以及编程氧化层(8)为同一工艺制造层。
4.根据权利要求1所述的具有多层单晶的EEPR0M，其特征是:所述隔离介质(5)的材料为二氧化硅；在半导体基板(I)内具有N导电类型深阱(2)，所述P型阱区(4)以及N型阱区(3)均位于N导电类型深阱(2)的正上方，且P型阱区(4)的底部以及N型阱区(3)的底部均邻接N导电类型深阱(2 )。
5.一种具有单层多晶的EEPROM的制备方法，其特征是，所述EEPROM的制备方法包括如下步骤: (a)、提供具有两个相对应的主面的半导体基板(1)，所述两个主面包括第一主面与第二主面；在半导体基板(I)的第一主面上设置第一阻挡层(14)，并选择性地掩蔽和刻蚀所述第一阻挡层(14)，以得到贯通所述第一阻挡层(14)的第一窗口( 15); (b)、利用上述第一阻挡层(14)以及第一窗口(15)在半导体基板(I)的第一主面上方进行N型离子注入，以在半导体基板(I)内得到N导电类型深阱(2); (C)、去除上述半导体基板(I)第一主面上的第一阻挡层(14)，以在半导体基板(I)的第一主面上设置所需的第二阻挡层(16)，选择性地掩蔽和刻蚀第二阻挡层(16)，以得到贯通第二阻挡层(16)的第二窗口(17); (d)、利用第二阻挡层(16)以及第二窗口( 17)在上述半导体基板(I)的第一主面上进行N型离子注入，以得到位于N导电类型深阱(2)上方的N型阱区(3); (e)、去除上述半导体基板(I)第一主面上的第二阻挡层(14)，以在半导体基板(I)的第一主面上设置第三阻挡层(20)，选择性地掩蔽和刻蚀第三阻挡层(20)，以得到贯通第三阻挡层(20)的第三窗口(21)； (f)、利用上述第三阻挡层(20)以及第三窗口(21)在上述半导体基板(I)的第一主面进行P型离子注入，以得到位于N导电类型深阱(2)上方的P型阱区(4); (g)、去除上述半导体基板(I)第一主面上的第三阻挡层(20)，并在上述N导电类型深阱(2)的上方设置隔离介质(5)，以通过隔离介质(5)将P型阱区(4)与N型阱区(3)的上部相互隔离； (h)、在上述半导体基板(I)的第一主面上设置第四阻挡层(22)，选择性地掩蔽和刻蚀第四阻挡层(22)，以得到贯通第四阻挡层(22)的第四窗口(25); (i)、利用上述第四阻挡层(22)以及第四窗口(25)在半导体基板(I)的第一主面上进行P型离子注入，以得到位于N型阱区(3)、P型阱区(4)上部的P+区域； (j)、去除上述半导体基板(I)上的第四阻挡层(22)，并在半导体基板(I)的第一主面上设置基板氧化层(23); (k)、在上述半导体基板(I)的第一主面上设置电极层(24)，所述电极层(24)位于基板氧化层(23)上； (1)、选择性地掩蔽和刻蚀上述电极层(24)以及基板氧化层(23)，以得到位于半导体基板(I)上的浮栅氧化层(6)、选择氧化层(7)、字线电极(8)、浮栅电极(9)以及编程氧化层(18)。
6.根据权利要求5所述具有单层多晶的EEPROM的制备方法，其特征是，所述半导体基板(I)的材料包括P导电类型硅板。
7.根据权利要求5所述具有单层多晶的EEPROM的制备方法，其特征是，所述第一阻挡层(14)、第二阻挡层(16)、第三阻挡层(20)以及第四阻挡层(22)均为二氧化硅层或氮化硅层O
8.根据权利要求5所述具有单层多晶的EEPROM的制备方法，其特征是，所述基板氧化层(23)为二氧化硅层，电极层(24)为P导电类型的导电多晶硅。
【文档编号】H01L27/115GK104465662SQ201410785392
【公开日】2015年3月25日 申请日期:2014年12月16日 优先权日:2014年12月16日
【发明者】方钢锋 申请人:无锡来燕微电子有限公司