包括导电电极的电子装置制造方法
【专利摘要】一种电子装置可以包括半导体层、叠加在所述半导体层上的绝缘层和导电电极。在一实施方案中，第一导电电极部件叠加在所述绝缘层上，并且第二导电电极部件叠加在所述半导体层上并与所述半导体层间隔开。所述第二导电电极部件具有第一端以及与所述第一端相对的第二端，其中所述半导体层和所述第一导电电极部件中的每个比起所述第二导电电极部件的所述第二端更接近所述第二导电电极部件的所述第一端。在另一个实施方案中，所述导电电极可以基本上是L形的。还有一个实施方案中，方法可以包括形成所述第一导电电极部件和所述第二导电电极部件，以使其彼此邻接。所述第二导电电极部件可以具有侧壁间隔物的形状。
【专利说明】包括导电电极的电子装置
【技术领域】
[0001]本实用新型涉及电子装置和形成电子装置的方法，更具体而言涉及包括导电电极的电子装置及其形成方法。
【背景技术】
[0002]绝缘栅场效应晶体管(IGFET)是可以用于功率切换电路的常见类型的晶体管。IGFET包括源极区、漏极区、在源极区与漏极区之间延伸的沟道区、以及与沟道区相邻的栅极结构。栅极结构包括与沟道区相邻布置并且通过栅极电介质层与沟道区分开的栅电极。
[0003]功率晶体管应具有低导通电阻和低性能系数。导电电极可以用于帮助降低漏极至栅极的电容。当形成至晶体管的源极区的接触时，可以将导电电极形成为部分金属化层。这种导电电极可限制放置互连的地方。另外，导电电极可能不具有降低漏极至栅极的电容的最佳设计。
实用新型内容
[0004]根据本实用新型的一方面，提供了一种电子装置，其包括:半导体层；叠加在所述半导体层上的第一绝缘层；叠加在所述第一绝缘层上的第一导电电极部件；以及叠加在所述半导体层上并且与所述半导体层间隔开的第二导电电极部件，其中:所述第一导电电极部件邻接所述第二导电电极部件；所述第二导电电极部件具有第一端和与所述第一端相对的第二端；以及所述半导体层和所述第一导电电极部件中的每个比起所述第二导电电极部件的所述第二端更接近所述第二导电电极部件的所述第一端。
[0005]优选地，所述电子装置还包括具有比起所述第二导电电极部件更接近所述第一导电电极部件的栅电极的晶体管。
[0006]优选地，所述电子装置还包括:叠加在所述第一导电电极部件上的第二绝缘层，其中所述第二绝缘层限定了第一接触开口和第二接触开口 ；邻接所述第一接触开口内的所述栅电极的第一导电塞；以及邻接所述第二导电电极部件的第二导电塞。
[0007]优选地，其中没有接触开口通过所述第二绝缘层延伸至所述第一导电电极部件。
[0008]优选地，其中:所述第一导电电极部件具有位于第一高度的最高点；所述第二导电电极部件具有位于第二高度的最高点；并且所述栅电极具有位于比起所述第一高度更接近所述第二高度的第三高度的最高点；所述第一高度与所述第三高度之间的差异为至少约0.4微米；以及所述第二高度与所述第三高度之间的差异不大于约0.2微米。
[0009]优选地，所述电子装置进一步包括:叠加在所述第一导电电极部件上的第二绝缘层，其中所述第二绝缘层限定了第一接触开口和第二接触开口 ；邻接所述第一接触开口内的所述栅电极的第一导电塞；以及邻接所述第二导电电极部件的第二导电塞；其中:没有接触开口通过所述第二绝缘层延伸至所述第一导电电极部件；所述第一导电电极部件具有位于第一高度的最高点；所述第二导电电极部件具有位于第二高度的最高点；并且所述栅电极具有位于比起所述第一高度更接近所述第二高度的第三高度的最高点；所述第一高度与所述第三高度之间的差异为至少约0.4微米；以及所述第二高度与所述第三高度之间的差异不大于约0.2微米；所述晶体管还包括源极区，其中所述源极区和所述第一导电电极部件以及所述第二导电电极部件彼此电连接；以及所述晶体管还包括漏极区，所述漏极区包括布置在所述第一绝缘层和所述第一导电电极部件之下的水平定向的掺杂区。
[0010]根据本实用新型的另一方面，提供了一种电子装置，其包括:半导体层；叠加在所述半导体层上的第一绝缘层；以及叠加在所述第一绝缘层上的第一导电电极，其中从剖视图，所述第一导电电极基本上是L形的。
[0011]优选地，所述电子装置还包括包含漏极区的晶体管，所述漏极区包括布置在所述第一绝缘层和所述第一导电电极之下的水平定向的掺杂区。
[0012]优选地，所述电子装置还包括:埋置导电区，其中所述半导体层具有主表面和相对表面，其中将所述埋置导电区比起所述主表面更接近所述相对表面布置；以及垂直导电区，其与所述半导体层的所述主表面相邻并且朝所述埋置导电区延伸，其中将所述垂直导电区电连接到所述埋置导电区和所述水平定向的掺杂区；第二导电电极，其中；从剖视图，所述第二导电电极基本上是L形的；以及从顶视图，所述垂直导电区位于所述第一导电电极与所述第二导电电极之间。
[0013]优选地，其中:所述第一导电电极和所述第二导电电极中的每个包括有第一端和与所述第一端相对的第二端的水平部分，以及与所述第二端相邻并且与所述第一端间隔开的垂直部分；从顶视图，所述垂直导电区的位置比起所述第一导电电极和所述第二导电电极的所述水平部分的所述第一端更接近所述第一导电电极和所述第二导电电极的所述垂直部分；以及晶体管，还包括栅电极，所述栅电极的位置:比起所述第二导电电极更接近所述第一导电电极；以及比起所述第一导电电极的所述第二端更接近所述第一导电电极的所述弟一觸。
【专利附图】
【附图说明】
[0014]实施方案通过示例说明并且不受限于附图。
[0015]图1包括工件的一部分的剖视图图示，其包括埋置导电区、埋置绝缘层、半导体层和电介质层。
[0016]图2包括在形成水平定向的掺杂区和降低表面电场(resurf)区之后的图1的工件的剖视图图示。
[0017]图3包括在形成绝缘层和导电层之后的图2的工件的剖视图图示。
[0018]图4包括在形成绝缘部件、图案化导电层以形成导电电极部件、绝缘侧壁间隔物和深本体掺杂区之后的图3的工件的剖视图图示。
[0019]图5包括在形成本体区、栅电极、绝缘层和源极区之后的图4的工件的剖视图图
/Jn ο
[0020]图6包括在形成图案化的层间电介质层以及在由图案化的层间电介质层限定的开口内形成导电电极部件之后的图5的工件的剖视图图示。
[0021]图7包括在形成绝缘间隔物和延伸至埋置导电区的沟槽之后的图6的工件的剖视图图示。
[0022]图8包括在沟槽内形成导电塞之后的图7的工件的剖视图图示。
[0023]图9包括在形成另一个层间电介质层之后的图8的工件的剖视图图示。
[0024]图10包括在图案化层间电介质层以限定至导电电极和栅电极的接触开口之后的图9的工件的剖视图图示。
[0025]图11包括在图案化其它层间电介质层以限定延伸至一个本体区的接触开口以及沿着这种开口的底部形成重度掺杂区之后的图10的工件的剖视图图示。
[0026]图12包括在接触开口内形成导电塞之后的图11的工件的剖视图图示。
[0027]图13包括在形成第一级别互连之后的图12的工件的剖视图图示。
[0028]技术人员应了解附图中的元件为了说明的简便性和清晰，并且未必按比例绘制。例如，附图中的一些元件的尺寸相对于其它元件可能被夸大以帮助提高本实用新型实施方案的理解。
【具体实施方式】
[0029]提供下列描述结合附图有助于理解本文实用新型的教导。下列的讨论将集中在教导的特定的实施方式和实施方案。提供这种焦点有助于描述教导，并且不应被解释为限制本教导的范围或适用性。然而，可以基于本申请中实用新型的教导使用其它实施方案。
[0030]如在本文所使用的，相对于区或结构的术语"水平定向的"和"垂直定向的"是指电流流过这种区或结构的主要方向。更具体而言，电流可以垂直方向、水平方向或垂直方向和水平方向的组合流过区或结构。如果电流以垂直方向或方向的组合流过区或结构，其中垂直分量大于水平分量，这种区或结构将被称为垂直定向的。类似地，如果电流以水平方向或方向的组合流过区或结构，其中水平分量大于垂直分量，这种区或结构将被称为水平定向的。
[0031]术语"金属"或任何其变体是指包括在任何I至12族内、在13至16族内的元素、沿着由原子序数13(Al)、31(Ga)、50(Sn)、51(Sb) 84(Po)限定的线及其下面的元素的材料。金属不包括Si或Ge。
[0032]术语"正常操作"和"正常操作状态"是指电子部件或装置被设计操作的条件。可从数据表或者电压、电流、电容、电阻或其它电参数相关的其它信息获得该条件。由此，正常操作不包括远超出其设计极限来操作电子部件或装置。
[0033]术语"功率晶体管"旨在意指被设计以当晶体管在关闭状态时，在晶体管的源极与漏极或发射极与集电极之间保持有至少1V差异的正常操作的晶体管。例如，当晶体管在关闭状态时，可在源极与漏极之间保持10V，而没有结击穿或其它不期望的情况发生。
[0034]术语"包括(comprises)"、"包括(comprising)"、"包括(includes)、"包括(including)"、"具有(has)"、"具有(having)"或其任何其它变体旨在涵盖非排他性的包含。例如，包括特征列表的方法、制品或装置未必仅限于那些特征，还可包括未明确列出的或者这些方法、制品或装置固有的其它特征。另外，除非明确说明其相反，"或(or)"是指包含性的或而不是排他性的或。例如，条件A或条件B由下列任何一个满足:A为真(或存在)并且B为假(或不存在)、A为假(或不存在)并且B为真(或存在)、以及A和B都为真(或存在)。
[0035]此外，使用"一个(a)"或"一个(an)"用于描述本文所述的元件和构件。这样做仅仅是为了方便并且给出一般意义上的本实用新型的范围。该描述应理解为包括一个、至少一个或单数，也包括复数，或反之亦然，除非明显另有所指。例如，当在本文中描述单个第项时，一个以上的第项可用于代替单个第项。类似地，在本文中描述一个以上的第项的地方，单个第项可替换该一个以上的第项。
[0036]族号对应于基于日期标于2011年I月21日的IUPAC元素周期表的版本的元素周期表内的列。
[0037]除非另有限定，否则本文中所使用的所有技术和科学术语具有与本实用新型领域内的普通技术人员对于该实用新型所属的通常理解的意义相同的意义。所述材料、方法和示例仅是说明性的而不是旨在限制。未在本文中所述的关于特定材料和处理动作的许多细节是常规的，并且可参见半导体和电子领域内的教科书和其它资料。
[0038]电子装置可以包括导电电极。在一实施方案中，导电电极可以包括第一导电电极部件和第二导电电极部件。如从剖视图所观察到的，第一导电电极部件和第二导电电极部件的长边可以沿着其彼此交叉的线。在一实施方案中，第一导电电极部件可以沿着与主表面基本上平行的平面，并且第二导电电极部件可以沿着与主表面基本上垂直的平面。导电电极可以基本上是L形的。
[0039]因为可以在栅电极与耦合到晶体管的漏极的垂直导电区之间布置第一导电电极部件，所以导电电极可以用于降低漏极至栅极的电容。另外，第二导电电极部件可以帮助在垂直导电区之上的高度界限较高电场。较低的漏极至栅极电容可以允许更快地开关晶体管，其对于需要在状态之间相对快地开关的功率晶体管是特别有用的。另外，导电电极的第二导电电极部件可以允许在相同的接触蚀刻顺序期间，在栅电极与导电电极更容易地制造接触开口。用下面所述的实施方案更好地理解导电电极和其形成，其仅仅是说明而不是限制本实用新型的范围。
[0040]图1包括工件100的一部分的剖视图图示，其包括埋置导电区102、埋置绝缘层104、半导体层106和电介质层108。埋置导电区102可以包括14族元素(B卩，碳、硅、锗或其任何组合)，并且可以是重度η型或P型掺杂的。用于本说明书的目的，重度掺杂旨在意指至少约为I X 119原子/cm3的峰值掺杂剂浓度，以及轻微掺杂旨在意指小于约I X 119原子/cm3的峰值掺杂剂浓度。埋置导电区102可以是重度掺杂衬底(例如，重η型掺杂的晶片)的一部分或者可是布置在相反导电类型的衬底之上或布置在衬底与埋置导电区102之间的另一个埋置绝缘层(未示出)之上的埋置掺杂区。在一实施方案中，埋置导电区102是有η型掺杂剂的重度掺杂的，诸如磷、砷、锑或其任何组合。在特定实施方案中，如果保持埋置导电区102的低扩散，那么埋置导电区102包括砷或锑，并且在特定实施方案中，埋置导电区102包括锑以在随后形成的半导体层的形成期间降低自动掺杂的(与砷相比)水平。
[0041]在埋置导电区102之上布置埋置绝缘层104。在正常操作期间，埋置绝缘层104帮助从部分半导体层106隔离在埋置导电区102上的电压。埋置绝缘层104可以包括氧化物、氮化物或氧氮化物。埋置绝缘层104可以包括单层膜或具有相同或不同的组成的多层膜。埋置绝缘层104可以具有的厚度范围在至少约0.2微米或至少约0.3微米。另外，埋置绝缘层104的厚度可不大于约5.0微米或不大于约2.0微米。在特定实施方案中，埋置绝缘层104具有的厚度范围在约0.5微米至约0.9微米。埋置绝缘层104并不是必需的，并且在另一个实施方案中，可以在埋置导电区102上形成半导体层106。
[0042]半导体层106被布置在埋置绝缘层104之上并且具有在其上形成晶体管和其它电子兀件(未不出)的主表面105。半导体层106可以包括14族兀素和如相对于埋置导电区102或相反导电类型的掺杂剂所述的任何掺杂剂。在一实施方案中，半导体层106是轻微掺杂的η型或P型外延硅层，其具有的厚度范围在约0.2微米至约5.0微米，以及掺杂浓度不大于约I X 117原子/cm3，并且在另一个实施方案中，至少约I X 114原子/cm3的掺杂浓度。可在所有的工件100之上布置半导体层106。如所形成的或在选择性地掺杂在半导体层106内的区之前的在半导体层106内的掺杂剂浓度将被称为本底掺杂剂浓度。
[0043]可以使用热生长技术、淀积技术或其组合在半导体层106之上形成电介质层108。电介质层108可以包括氧化物、氮化物、氧氮化物或其任何组合。在一实施方案中，电介质层108包括氧化物，并且具有的厚度范围在约Ilnm至约50nm。
[0044]图2图示在形成水平定向的掺杂区222和降低表面电场区242之后的工件，其中每一个在图2中示出。在被形成的功率晶体管内，水平定向的掺杂区222可以是晶体管的漏极区的至少一部分。在正常操作状态中，电荷载体(例如，电子)或电流主要在水平方向上流过水平定向的掺杂区222。水平定向的掺杂区222可以具有小于约I X 119原子/cm3以及至少约I X 116原子/cm3的掺杂剂浓度，并且在一个实施方案中深度小于约0.9微米，以及在另一个实施方案中小于约0.5微米。在特定实施方案中，水平定向的掺杂区222是η-型掺杂的。
[0045]降低表面电场区242可以帮助保持更多的电流流过水平定向的掺杂区222而不是进入在水平定向的掺杂区222之下的半导体层106。降低表面电场区242可具有不大于约5 X 117原子/cm3以及至少约I X 116原子/cm3的掺杂剂浓度，并且在一个实施方案中深度小于约1.5微米，以及在另一个实施方案中小于约1.2微米。降低表面电场区242的峰值浓度可在低于主表面105的约0.5微米至约0.9微米的范围中。在特定实施方案中，降低表面电场区242是P型掺杂的。
[0046]在一实施方案中，可以在降低表面电场区242之前形成水平定向的掺杂区222。在另一个实施方案中，可以在降低表面电场区242之后形成水平定向的掺杂区222。
[0047]图3包括在形成绝缘层322和导电层342之后的图示。可以使用热生长技术、淀积技术或其组合形成绝缘层322。绝缘层322可以包括氧化物、氮化物、氧氮化物或其任何组合。在一实施方案中，绝缘层322包括氮化物，并且具有的厚度范围在约20nm至约90nm。在绝缘层322之上淀积导电层342。导电层342包括导电材料或可例如通过掺杂被制成导电的。更具体而言，导电层342可以包括掺杂的半导体材料(例如，重度掺杂的非晶硅、多晶硅等)、含金属的材料(难熔金属、难熔金属氮化物，难熔金属硅化物等)或其任何组合。导电层342具有的厚度范围在约0.05微米至约0.5微米。在特定实施方案中，导电层342将用于形成可以帮助降低漏极至栅极的电容的导电电极的部件。
[0048]图4包括在形成绝缘层502、图案化绝缘层502、图案化导电层342以形成导电电极部件534并且形成绝缘间隔物522和深本体掺杂区542之后的图示。可以通过形成一个或多个绝缘层来形成绝缘层502。在图4所示的实施方案中，在导电层342之上淀积绝缘层502。绝缘层502可以包括氧化物、氮化物、氧氮化物或有机电介质。绝缘层502具有的厚度范围在约0.2微米至约2.0微米。
[0049]掩膜层(未示出)在绝缘层502之上形成并且被图案化以在形成晶体管的地方限定开口。将部分导电层342图案化，并且去除掩膜特征。导电层342的剩余部分是可以帮助减小晶体管中的漏极至栅极电容的导电电极部件534。沿着导电电极部件534和绝缘层502的侧壁形成绝缘间隔物522。在特定实施方案中，绝缘间隔物522包括氮化物，并且通过淀积氮化物层到约20nm至约90nm的厚度范围和各向异性地蚀刻氮化物层以形成绝缘间隔物522。在将形成深本体掺杂区542以及源极区和沟道区的部分半导体层106之上布置由绝缘间隔物522限定的开口。
[0050]深本体掺杂区542可以在与漏极区与随后形成的沟道区之间的崩溃击穿相对的晶体管的漏极区与深本体掺杂区542之间的崩溃击穿期间提供替代路径。由此，如果涉及漏极区的崩溃击穿将发生，那么电流优先于沟道区流过深本体掺杂区542。因此，如果崩溃击穿发生，那么不太可能永久地改变沟道区。深本体掺杂区542的深度和浓度可与沟道区的深度和浓度相关。
[0051]在一实施方案中，深本体掺杂区542的峰值浓度比沟道区的峰值浓度深至少约0.1微米，而在另一个实施方案中，深本体掺杂区542的峰值浓度比沟道区的峰值浓度深不大于约0.9微米。在还有一个实施方案中，深本体掺杂区542的峰值浓度在低于主表面105的约0.6微米至约1.1微米的范围中。可以使用单一植入物或植入物的组合来形成深本体掺杂区542。深本体掺杂区542可接触或可不接触埋置绝缘层104。对于具有最低预计范围的单一植入物或植入物(植入物的组合)，剂量范围可以在约5 X 113离子/cm2至约5 X 114离子/cm2。
[0052]图5包括在沿着栅电极622、本体区642和源极区644的暴露表面形成栅极电介质层602、栅电极622、绝缘层624之后的工件的图示。本体区642可包括晶体管的沟道区。本体区642可以降低晶体管结构的源极和漏极之间的穿通的可能性。本体区642具有与沟道区和深本体掺杂区542相同的导电类型，并且可以具有至少约IXlO18原子/cm3的峰值掺杂剂浓度。在另一个实施方案中(未示出)，晶体管的沟道区可单独形成，并且在这种实施方案中，与不具有本体区642相比，本体区642降低了在沟道区与深本体掺杂区542之间具有更阻抗区的可能性。可以通过在约5 X 112离子/cm2至约5 X 113离子/cm2的剂量范围中的离子植入形成这种沟道区。可以选择能量以实现约0.05微米至约0.3微米的预计范围。在另一个实施方案中，一个或多个植入物可以用于调整掺杂剂浓度并且在栅电极622的轮廓下面或与栅电极622间隔开以实现期望的阈值电压、沟道至漏极击穿电压或其它电特性。在阅读本说明书之后，技术人员将能够确定掺杂步骤、剂量和预计范围以实现用于特定应用的适当的掺杂剂浓度和掺杂区的位置。
[0053]通过蚀刻去除电介质层108的暴露部分，并且沿着开口的底部在暴露的表面之上形成栅极电介质层602。在特定实施方案中，栅极电介质层602包括氧化物、氮化物、氧氮化物或其任何组合，并且具有的厚度范围在约5nm至约50nm。栅电极622被布置在栅极电介质层602之上并被间隔开，并且与导电电极部件534电隔离。栅电极622可以通过淀积如淀积时导电的或随后制成导电的材料层形成。材料层可以包括含金属的或含半导体的材料。在一实施方案中，该层淀积厚度约0.1微米至约0.5微米。蚀刻材料层以形成栅电极622。在所示的实施方案中，不使用掩膜形成具有侧壁间隔物形状的栅电极622。栅电极622在其基部的宽度与淀积的层的厚度基本相同。
[0054]绝缘层624可以从栅电极622热生长或可在工件之上淀积。绝缘层624的厚度范围可以在约1nm至约30nm。从部分本体区642形成源极区644。源极区644可以包括延伸部分和重度掺杂部分。延伸部分可以具有高于约5 X 117原子/cm3并且小于约5 X 119原子/cm3的掺杂剂浓度。根据需要或期望，可在形成源极区644的重度掺杂部分之前形成一组附加的绝缘间隔物(未示出)。这种绝缘间隔物被形成以覆盖源极区644的部分的延伸部分，并且以置换远离栅电极622的重度掺杂部分。可以通过淀积绝缘层和各向异性地蚀刻绝缘层来形成绝缘间隔物。绝缘间隔物可以包括氧化物、氮化物、氧氮化物或其任何组合，并且在绝缘间隔物基部具有的宽度范围在约50nm至约200 nm。
[0055]可以在形成绝缘层624之后进行源极区644的重度掺杂部分的掺杂。源极区644的重度掺杂部分允许随后制造欧姆接触并且具有至少约I X 119原子/Cm3的掺杂剂浓度。可以使用离子植入形成源极区644，其与本体区642相比具有相反的导电类型，以及与水平定向的掺杂区222和埋置导电区102相同的导电类型。
[0056]图6包括在形成层间电介质(ILD)层702和导电电极部件734之后的工件的图示。ILD层702被在工件之上形成，并且可以包括氧化物、氮化物、氮氧化物、有机电介质或其任何组合。ILD层702可以包括具有基本恒定的或变化的组成(例如，远离半导体层106的高磷含量)的单一膜或多个离散膜。蚀刻停止膜、抗反射膜或其组合可用于ILD层702内或ILD层702之上以帮助处理。ILD层702可以被淀积为在约0.5微米至约2.0微米的范围中的厚度。在图6所示的实施方案中，ILD层702不是平面型的。在另一个实施方案中，ILD层702可根据需要或期望被平面化。图案化的掩膜层(未示出)在工件之上形成，并且限定开口，在其之下的ILD层702中的开口将随后形成。蚀刻ILD层702的暴露部分以限定开口，在其中导电电极部件734将随后形成。继续蚀刻以蚀刻过源极区644和沿着接触开口 1152的底部的本体区642的暴露部分。可以在此时去除图案化的掩膜层。
[0057]如图6中所示，沿着开口的侧壁形成导电电极部件734。因为导电电极部件734延伸至的高度高于导电电极部件534的高度，所以导电电极部件734可以允许更简便的处理流程、更多的处理容限或两者都有。栅电极622在其最高点具有比起导电电极部件534的最高点的高度更接近导电电极部件734的最高点的高度的高度。在栅电极622的最高点的高度与导电电极部件734的最高点的高度之间的平均差异可不大于约0.2微米。在栅电极622的最高点的高度与导电电极部件534的最高点的高度之间的平均差异可至少为约0.4微米。
[0058]可以通过淀积如前面所述的相对于导电层342的任何材料层来形成导电电极部件734。导电电极部件734的层和导电层342可以具有相同的或不同的组成。导电电极部件734的层仅填充开口的一部分而不是全部，并且可以具有的厚度范围在约50nm至约400nm。各向异性地蚀刻该层以去除叠加在ILD层702之上的部分层。可以继续蚀刻以使在开口内的导电电极部件734的最高点凹陷。
[0059]在该过程中的此刻，电子装置的一些特征值得注意。导电电极部件534和导电电极部件734彼此邻接，并且导电电极部件534和导电电极部件734的组合形成导电电极。在所示的实施方案中，各导电电极基本上是L形的。如在图6中所示的，导电电极部件734更接近导电电极部件534的特定端，以及栅电极622更接近导电电极部件534的相对端。由此，栅电极622比起导电电极部件734更接近导电电极部件534。由此，与将导电电极部件734沿着导电电极部件534的两端相比，可以降低耦合在栅电极622与导电电极之间的电容。与导电电极部件734的远端相比，导电电极部件734的近端更接近半导体层106和导电电极部件534。随后形成的接触开口将延伸至导电电极部件734的远端，并且在一个实施方案中，没有接触开口将延伸至导电电极部件534。
[0060]图7包括在形成绝缘间隔物822和沟槽802之后的工件的图示。将图6中的导电电极部件534和导电电极部件734图不为图7中的导电电极834。可以使用如前面相对于绝缘间隔物522所述的任何材料和形成技术形成绝缘间隔物822。绝缘间隔物822可以更宽以允许在导电电极834与在沟槽内形成的随后形成的导电塞之间的足够高的击穿电压。在一实施方案中，可以淀积用于形成绝缘间隔物的层至如以nm测量的厚度，其是如以V测量的击穿电压的约10倍。由此，对于20V的击穿电压，可以淀积绝缘间隔物822的层至约200nm。电压与厚度之间的关系可用于指导并非绝对法则。在另一个实施方案中，可以淀积的层的厚度范围在约IlOnm至约400nm。当形成绝缘间隔物822时，可蚀刻沿着其最高表面的部分暴露的ILD层702。
[0061]可将部分绝缘层322、电介质层108、水平定向的掺杂区222、降低表面电场区242、半导体层106和埋置绝缘层104图案化以限定暴露部分埋置导电区102的沟槽802。在一实施方案中，可以使用各向异性的蚀刻形成图形。当蚀刻绝缘层322、电介质层108、埋置绝缘层104或其任何组合时，可蚀刻沿着其最高表面的部分暴露的ILD层702。根据需要或期望，可以继续蚀刻以蚀刻部分埋置导电区102。在一实施方案中，沟槽802可延伸至少约0.2微米到埋置导电区102中，以及在另一个实施方案中，沟槽802可延伸至少约0.3微米到埋置导电区102中。还有一个实施方案中，沟槽802可延伸不大于约5.0微米到埋置导电区102中，以及在又一个实施方案中，沟槽802可延伸不大于约2.0微米到埋置导电区102中。在另一个实施方案中，沟槽802可比上述的更深或更浅。在特定实施方案中，各沟槽802的宽度至少约0.05微米或约0.1微米，以及在另一个特定实施方案中，各沟槽802的宽度不大于约2微米或约I微米。沟槽802的尺寸可彼此相同或不同。
[0062]还有一个实施方案中，埋置绝缘层104可不存在。沟槽802可完全或仅部分延伸至埋置导电区102。如果沟槽802仅部分而不是完全延伸至埋置导电区102，可将沟槽802的底部掺杂以确保将沿着沟槽的底部的部分半导体层106电连接到埋置导电区102。
[0063]在ILD层702之上和沟槽802内形成导电层，并且在特定实施方案中，导电层基本上完全填充沟槽802。导电层可以包括含金属的或含半导体的材料。在一实施方案中，导电层可以包括诸如非晶硅或多晶硅的重度掺杂半导体材料。在另一个实施方案中，导电层包括多个膜，诸如粘附膜、屏障膜以及导电填充材料。在特定实施方案中，粘附膜可以包括诸如钛、钽、钨或类似物的难熔金属；屏障膜可以包括诸如氮化钛、氮化钽、氮化钨或类似物的难熔金属氮化物，或者诸如TaSiN的难熔金属-半导体-氮化物；并且导电填充材料可以包括钨或硅化钨。在更特定的实施方案中，导电层可以包括Ti/TiN/W。膜的数量和该膜的组成的选择取决于电性能、随后的热循环的温度、另一个标准或其任何组合。难熔金属和含难熔金属的化合物可以经受高温(例如，难熔金属的熔点可以为至少1400°C )，可保形地淀积，并且比重度掺杂η型硅具有较低的体积电阻率。在阅读本说明书之后，技术人员将能够确定导电层的组成以满足其用于特定应用的需要或期望。
[0064]将布置在ILD层702之上的部分导电层去除。可以使用化学机械抛光或无图形蚀刻(blanket etching)技术进行该去除。进行蚀刻或其它去除操作以使导电层进一步凹陷到沟槽802中以形成垂直导电结构902，如图8中所示。垂直导电结构902将水平定向的掺杂区222和埋置导电区102彼此耦合，并且如图8中所示的实施方案中，将水平定向的掺杂区222和埋置导电区102彼此电连接。垂直导电结构902的最高高度位于至少在水平定向的掺杂区222紧邻沟槽802的最低高度。因为垂直导电结构902的最高高度延伸至高于水平定向的掺杂区222的高度，所以耦合到导电电极834的寄生电容可变得显著。在特定实施方案中，垂直导电结构902可延伸至不高于主表面105的高度。没有垂直导电结构902由导电电极834覆盖。从顶视图，垂直导电结构在导电电极834的导电电极部件734的紧邻对(图8中未标记)之间。在完成的电子装置中，埋置导电区102可以提供到晶体管的漏极的电连接。
[0065]垂直导电结构902是垂直导电区的示例。在另一个实施方案中，可使用不同类型的垂直导电区。例如，在埋置绝缘层104不存在的实施方案中，垂直导电区可为垂直导电结构902或可通过掺杂部分水平定向的掺杂区222、降低表面电场区242和半导体层106以形成从水平定向的掺杂区222延伸至埋置导电区102的重度掺杂区而形成。重度掺杂区具有与水平定向的掺杂区222相同的导电类型，并且可以具有与垂直导电结构902类似的形状。可以使用不同的植入物以不同的能量形成重度掺杂区，以使得在水平定向的掺杂区222与埋置导电区102之间制成相对低的电阻连接。当垂直导电结构被重度掺杂区取代时，重度掺杂区可在处理流程中较早的形成。
[0066]图9包括在ILD层702之上形成ILD层1002之后的工件的图示。ILD层1002基本上完全填充沟槽802的剩余部分。ILD层1002可以包括如前面相对于ILD层702所述的任何材料、膜和厚度。ILD层1002可以具有与ILD层702相比相同的或不同的材料、膜和厚度。可以根据需要或期望将ILD层1002平面化。
[0067]图10包括在将部分ILD层702和1002以及绝缘层502图案化以限定接触开口1122和1134之后的图示。图案化的掩膜层(未示出)在工件之上形成，并且限定开口，在其之下将随后形成导电塞。将ILD层702和1002以及绝缘层502的暴露部分蚀刻以限定接触开口 1122和1134。在图10中所示的实施方案中，接触开口 1122暴露部分栅电极622，并且接触开口 1134暴露部分导电电极834，具体而言是导电电极834的导电电极部件734 (图10中未标记)。将图案化的掩膜层在蚀刻之后去除以限定接触开口 1122和1134。
[0068]图11包括在图案化ILD层1002和702以及栅极电介质层602以限定开口 1152之后并且在形成重度掺杂区1142之后的工件的图示。可以在图10中所述的和所示的其它接触开口之前或之后限定接触开口 1152。开口 1152允许制造晶体管的源极/本体接触。图案化的掩膜层(未示出)在工件之上形成，并且限定开口，在其之下将随后形成导电塞。将ILD层702和1002以及栅电介质层602的暴露部分蚀刻以限定接触开口 1152。继续蚀刻以蚀刻过源极区644和沿着接触开口 1152的底部的本体区642的暴露部分。可以在此时去除图案化的掩膜层。可以掺杂开口 1152的底部以形成重度掺杂区1142，其允许形成至本体区642的欧姆接触。重度掺杂区1142具有与本体区642相同的导电类型，以及至少为I X 119原子/cm3的掺杂剂浓度。
[0069]在一实施方案中，在限定接触开口 1152之后并且在形成重度掺杂区1142之前，牺牲层(未示出)可沿着源极区644的暴露部分形成以降低源极区644逆掺杂的可能性。根据需要或期望，可沿着开口 1152的底部各向异性地蚀刻牺牲层。可通过离子植入或另一个合适的掺杂技术形成重度掺杂区1142。可在接触开口处理顺序期间退火工件以激活引入工件的掺杂剂。在掺杂和退火之后，去除牺牲层以暴露在接触开口 1152内的部分源极区644。
[0070]图12包括在形成导电塞1222、1234和1242之后的图示。将导电塞1222电连接到晶体管的栅电极622 ;将导电塞1242电连接到晶体管的源极区644和本体区642 ;将导电塞1234电连接到导电电极834。在一实施方案中，没有将在ILD层702内的导电塞电连接到水平定向的掺杂区222。晶体管的漏极包括水平定向的掺杂区222电连接到埋置导电区102的部分。
[0071]在一实施方案中,可使用多个膜形成导电塞1222、1242和1234。在一实施方案中，可以在工件之上和开口 1122、1134和1152内淀积包括难熔金属(诸如，T1、Ta，、W、Co、Pt或类似物)的层。根据需要或期望，可以在该层之上淀积包括金属氮化物层的层。可以将工件退火，以使得包括难熔金属的部分层与暴露的硅(诸如，基本上单晶的硅或多晶的硅)选择性地反应以形成金属硅化物。由此，部分栅电极622、导电电极834、源极区644、水平定向的掺杂区222、本体区642和重度掺杂区1142可与在包括难熔金属的层内的金属反应以形成金属硅化物。与绝缘层接触的包括难熔金属的部分层不反应。可形成金属氮化物层以进一步填充开口的部分但不是剩余部分。金属氮化物层可以作为屏障层。导电材料层填充接触开口 1122、1134和1152的剩余部分。将部分包括难熔金属的层、金属氮化物层和叠加在ILD层1002之上的导电材料去除以形成导电塞1222、1234和1242。
[0072]图13包括在形成第一水平互连之后的工件的图示。ILD层1302可以包括如前面相对于ILD层702所述的任何组成。ILD层1302可以具有与ILD层702相比基本相同的组成或不同的组成。将ILD层1302图案化以限定所经开口。形成互连1342并且至少部分延伸在ILD层1302内的所经开口内。互连1342经导电塞1234和1242将晶体管的源极区644和导电电极834彼此电连接。将互连(未示出)经在图13中未示出的位置处的导电塞1222电连接到栅电极622。
[0073]尽管未示出，但是可根据需要或期望使用附加的或较少的层或特征以形成电子装置。虽然未示出场隔离区，但是其可用于帮助电隔离部分功率晶体管。在另一个实施方案中，可使用多个绝缘和互连水平。可以在工件之上或互连水平内形成钝化层。在阅读本说明书之后，技术人员将能够确定对于其特定应用的层和特征。
[0074]电子装置可以包括基本上与图13中所示的晶体管结构同等的许多其它晶体管结构。可以彼此并联连接晶体管结构以形成晶体管。这种配置可以给出电子装置的足够的有效沟道宽度，其可以支持用于电子装置的正常操作期间的相对高的电流流动。晶体管可以是非常适合用于诸如高频电压调节器的功率切换应用的功率晶体管。
[0075]在又一个实施方案中，可使用一个或多个双极晶体管而不是场效应晶体管。在该实施方案中，载流电极可以包括发射极区和集电极区而不是源极区和漏极区，并且控制电极可以包括基极区而不是栅电极。如果使用埋置集电极，可以将埋置集电极图案化以允许在埋置导电区102制造适当隔离的连接。
[0076]因为将导电电极部件534布置在栅电极622与诸如垂直导电结构902的垂直导电区之间，所以本文所述的导电电极834可以用于降低漏极至栅极电容。另外，导电电极部件734帮助在高于导电塞902的高度界限较高的电场。较低的漏极至栅极电容可以允许更快地开关晶体管，其对于设计在状态之间相对快地或频繁地开关的功率晶体管是特别有用的。
[0077]导电电极834的导电电极部件734可以允许在相同的接触蚀刻顺序期间更容易地制造接触开口到栅电极622和导电电极834。如果导电电极部件734将不存在，那么接触开口将需要延伸至导电电极部件534。由于在栅电极622的顶部与导电电极部件534的上表面之间的高度差异，可在不同的时间形成栅电极622和导电电极部件534的接触开口。另一个掩膜层可以增加处理工件所需的时间并且降低收率。如果将导电电极部件534加厚以具有类似于栅电极高度的厚度，因为导电电极元件534被电连接到源极区644，所以源极至栅极电容耦合可高得不能接受。
[0078]由此，包括导电电极部件534和导电部件734的导电电极834的配置帮助在晶体管的漏极与栅极之间提供良好的屏蔽。另外，导电电极834的导电电极部件734允许形成到栅电极622和导电电极834的接触开口，同时没有不当处理难题或降低处理容限。
[0079]许多不同的方面和实施方案是可能的。这些方面和实施方案中的一些如下所述。在阅读本说明书之后，技术人员将了解这些方面和实施方案仅是说明性的，并不限制本实用新型的范围。实施方案可根据下列任何一个或多个第项。
[0080]第I项。一种电子装置可以包括半导体层、叠加在所述半导体层之上的第一绝缘层、叠加在所述第一绝缘层之上的第一导电电极部件以及叠加在所述半导体层之上并且与所述半导体层间隔开的第二导电电极部件。所述第一导电电极部件可以邻接所述第二导电电极部件，所述第二导电电极部件具有第一端以及与所述第一端相对的第二端，并且所述半导体层和所述第一导电电极部件中的每个比起所述第二导电电极部件的第二端更接近所述第二导电电极部件的第一端。
[0081]第2项。根据第I项所述的电子装置，其还包括具有比起所述第二导电电极部件更接近所述第一导电电极部件的栅电极的晶体管。
[0082]第3项。根据第2项所述的电子装置，其还包括叠加在所述第一导电电极部件之上的第二绝缘层，其中所述第二绝缘层限定了第一接触开口和第二接触开口 ；邻接所述第一接触开口内的所述栅电极的第一导电塞；以及邻接所述第二导电电极部件的第二导电塞。
[0083]第4项。根据第3项所述的电子装置，其中没有接触开口通过所述第二绝缘层延伸至所述第一导电电极部件。
[0084]第5项。根据第2项所述的电子装置，其中所述第一导电电极部件具有位于第一高度的最高点，所述第二导电电极部件具有位于第二高度的最高点，并且所述栅电极具有位于比起所述第一高度更接近第二高度的第三高度的最高点。
[0085]第6项。根据第5项所述的电子装置，其中所述第一高度与所述第三高度之间的差异至少约为0.4微米；以及所述第二高度与所述第三高度之间的差异不大于约0.2微米。
[0086]第7项。根据第2项所述的电子装置，其中所述晶体管还包括源极区，其中所述源极区和所述第一导电电极部件以及所述第二导电电极部件彼此电连接。
[0087]第8项。根据第7项所述的电子装置，其中所述晶体管还包括漏极区，所述漏极区包括布置在所述第一绝缘层和所述第一导电电极部件下面的水平定向的掺杂区。
[0088]第9项。一种电子装置可以包括半导体层、叠加在所述半导体层之上的第一绝缘层以及叠加在所述第一绝缘层之上的第一导电电极，其中从剖视图，所述第一导电电极基本上为L形的。
[0089]第10项。根据第9项所述的电子装置，其还包括包含漏极区的晶体管，所述漏极区包括布置在所述第一绝缘层和所述第一导电电极下面的水平定向的掺杂区。
[0090]第11项。根据第项10所述的电子装置，其还包括埋置导电区，其中所述半导体层具有主表面和相对表面，其中将所述埋置导电区布置于比起所述主表面更接近所述相对表面；以及与所述半导体层的所述主表面相邻并且朝所述埋置导电区延伸的垂直导电区，其中将所述垂直导电区电连接到所述埋置导电区和所述水平定向的轻微掺杂区。
[0091]第12项。根据第11项所述的电子装置，其还包括第二导电电极，其中从剖视图，所述第二导电电极基本上为L形的；以及从顶视图，所述垂直导电区位于所述第一导电电极与所述第二导电电极之间。
[0092]第13项。根据第12项所述的电子装置，其中所述第一导电电极和所述第二导电电极中的每个包括有第一端和与所述第一端相对的第二端的水平部分，以及与所述第二端相邻并且与所述第一端间隔开的垂直部分；并且从顶视图，所述垂直导电区的位置比起所述第一导电电极和所述第二导电电极的所述水平部分的所述第一端更接近所述第一导电电极和所述第二导电电极的所述垂直部分。
[0093]第14项。根据第13项所述的电子装置，其中所述晶体管还包括栅电极，所述栅电极:比起所述第二导电电极更接近所述第一导电电极；以及比起所述第一导电电极的所述第二端更接近所述第一导电电极的所述第一端。
[0094]第15项。一种形成电子装置的方法可以包括:提供半导体层；在所述半导体层之上形成第一绝缘层；在所述第一绝缘层之上形成第一导电电极部件；在所述第一导电电极部件之上形成图案化的第二绝缘层，其中所述图案化的第二绝缘层限定具有底部的开口 ；并且在所述图案化的第二绝缘层的所述开口内形成第二导电电极部件。所述第二导电电极部件位于沿仅仅一部分而不是所有的所述开口的所述底部；并且所述第一导电电极部件可以邻接所述第二导电电极部件。
[0095]第16项。根据第15项所述的方法，其中形成所述第二导电电极部件包括在所述图案化的第二绝缘层之上以及所述开口内形成导电层，并且各向异性地蚀刻所述导电层以形成所述第二导电电极部件。
[0096]第17项。根据第15项所述的方法，其还包括在所述半导体层之上形成晶体管的栅电极，其中形成所述栅电极在形成所述第一导电电极部件之后进行，并且形成所述第二导电电极部件在形成所述栅电极之后进行。
[0097]第18项。根据第15项所述的方法，其还包括提供埋置导电区，其中所述半导体层具有主表面和相对表面，其中将所述埋置导电区布置于比起所述主表面更接近所述相对表面；并且形成与所述半导体层的所述主表面相邻并且朝所述埋置导电区延伸的垂直导电区，其中将所述垂直导电区电连接到所述埋置导电区。
[0098]第19项。根据第18项所述的方法，其还包括形成与所述半导体层的所述主表面和所述第一绝缘层相邻的水平定向的掺杂区，其中在完成的装置中，将所述垂直导电区电连接到所述水平定向的掺杂区。
[0099]第20项。根据第18项所述的方法，其还包括沿着所述第二导电电极部件的暴露侧形成第三绝缘层。形成所述垂直导电区可以在形成所述第三绝缘层之后进行，并且可以包括蚀刻所述半导体层以限定与所述主表面相邻并且朝所述埋置导电区延伸的沟槽，其中所述沟槽具有底部；以及在所述沟槽内形成导电层，以使得所述导电层与所述沟槽的所述底部接触，其中将所述第三绝缘层布置在所述二导电电极部件与所述导电层之间。
[0100]注意不是所有的在一般说明或示例中的上述活动都是必需的，可能不需要部分指定活动，并且可能进行除这些所述的之外的一个或多个进一步的活动。再进一步，列出的活动次序未必是其进行的次序。
[0101]已经在上文中相对于指定实施方案描述了益处、其它优点以及问题的解决方案。然而，益处、优点、问题的解决方案和可能导致任何益处、优点或解决方案的发生或变得更明显的任何特征，不应被解释为任何或所有权利要求的关键的、所需的或必要的特征。
[0102]本文所述的说明书和图示的实施方案旨在提供各种实施方案的结构的一般理解。本说明书和图示并非用于详尽的和广泛的描述使用本文所述的结构或方法的装置和系统的所有元件和特征。单独的实施方案也可以单个实施方案组合提供，相反地，为简洁起见，在单个实施方案的上下文中描述的各种特征也可单独或以任何变形提供。另外，范围中说明的参考值包括该范围内的各个和每一个值。许多其它实施方案可仅在技术人员阅读该说明书之后是明显的。其它实施例方案可以被使用并且源自本公开，以使得结构替换、逻辑替换或另一种改变不会脱离本公开的范围。因此，本公开应被认为是说明性的而不是限制性的。
【权利要求】
1.一种电子装置，其包括: 半导体层； 叠加在所述半导体层上的第一绝缘层； 叠加在所述第一绝缘层上的第一导电电极部件；以及 叠加在所述半导体层上并且与所述半导体层间隔开的第二导电电极部件，其中: 所述第一导电电极部件邻接所述第二导电电极部件； 所述第二导电电极部件具有第一端和与所述第一端相对的第二端；以及所述半导体层和所述第一导电电极部件中的每个比起所述第二导电电极部件的所述第二端更接近所述第二导电电极部件的所述第一端。
2.根据权利要求1所述的电子装置，其还包括具有比起所述第二导电电极部件更接近所述第一导电电极部件的栅电极的晶体管。
3.根据权利要求2所述的电子装置，其还包括: 叠加在所述第一导电电极部件上的第二绝缘层，其中所述第二绝缘层限定了第一接触开口和第二接触开口； 邻接所述第一接触开口内的所述栅电极的第一导电塞；以及 邻接所述第二导电电极部件的第二导电塞。
4.根据权利要求3所述的电子装置，其中没有接触开口通过所述第二绝缘层延伸至所述第一导电电极部件。
5.根据权利要求2至4中任意一项所述的电子装置，其中: 所述第一导电电极部件具有位于第一高度的最高点； 所述第二导电电极部件具有位于第二高度的最高点；并且 所述栅电极具有位于比起所述第一高度更接近所述第二高度的第三高度的最高点； 所述第一高度与所述第三高度之间的差异为至少约0.4微米；以及 所述第二高度与所述第三高度之间的差异不大于约0.2微米。
6.根据权利要求2所述的电子装置，进一步包括: 叠加在所述第一导电电极部件上的第二绝缘层，其中所述第二绝缘层限定了第一接触开口和第二接触开口； 邻接所述第一接触开口内的所述栅电极的第一导电塞；以及 邻接所述第二导电电极部件的第二导电塞； 其中: 没有接触开口通过所述第二绝缘层延伸至所述第一导电电极部件； 所述第一导电电极部件具有位于第一高度的最高点； 所述第二导电电极部件具有位于第二高度的最高点；并且 所述栅电极具有位于比起所述第一高度更接近所述第二高度的第三高度的最高点； 所述第一高度与所述第三高度之间的差异为至少约0.4微米；以及 所述第二高度与所述第三高度之间的差异不大于约0.2微米； 所述晶体管还包括源极区，其中所述源极区和所述第一导电电极部件以及所述第二导电电极部件彼此电连接；以及 所述晶体管还包括漏极区，所述漏极区包括布置在所述第一绝缘层和所述第一导电电极部件之下的水平定向的掺杂区。
7.一种电子装置，其包括: 半导体层； 叠加在所述半导体层上的第一绝缘层；以及 叠加在所述第一绝缘层上的第一导电电极，其中所述第一导电电极基本上是L形的。
8.根据权利要求7所述的电子装置，其还包括包含漏极区的晶体管，所述漏极区包括布置在所述第一绝缘层和所述第一导电电极之下的水平定向的掺杂区。
9.根据权利要求8所述的电子装置，其还包括: 埋置导电区，其中所述半导体层具有主表面和相对表面，其中将所述埋置导电区比起所述主表面更接近所述相对表面布置；以及 垂直导电区，其与所述半导体层的所述主表面相邻并且朝所述埋置导电区延伸，其中将所述垂直导电区电连接到所述埋置导电区和所述水平定向的掺杂区； 第二导电电极，其中； 所述第二导电电极基本上是L形的；以及 当从所述电子装置的顶部看时，所述垂直导电区位于所述第一导电电极与所述第二导电电极之间。
10.根据权利要求9所述的电子装置，其中: 所述第一导电电极和所述第二导电电极中的每个包括有第一端和与所述第一端相对的第二端的水平部分，以及与所述第二端相邻并且与所述第一端间隔开的垂直部分； 当从所述电子装置的顶部看时，所述垂直导电区的位置比起所述第一导电电极和所述第二导电电极的所述水平部分的所述第一端更接近所述第一导电电极和所述第二导电电极的所述垂直部分；以及 晶体管，还包括栅电极，所述栅电极的位置: 比起所述第二导电电极更接近所述第一导电电极；以及 比起所述第一导电电极的所述第二端更接近所述第一导电电极的所述第一端。
【文档编号】H01L29/06GK204088326SQ201420084078
【公开日】2015年1月7日 申请日期:2014年2月26日 优先权日:2013年3月11日
【发明者】G·洛彻尔特 申请人:半导体元件工业有限责任公司