本发明涉及一种非易失性存储器(Non-volatile memory)，且特别涉及一种一次编程的记忆胞(one time programming memory cell)及其阵列结构(array structure)与操作方法。
背景技术：
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将数据记录在非易失性存储器中。
而根据编程的次数，非易失性存储器可进一步区分为：多次编程的存储器(multi-time programming memory，简称MTP存储器)、一次编程的存储器 (one time programming memory，简称OTP存储器)或者光罩式只读存储器 (Mask ROM存储器)。
基本上，使用者可以对MTP存储器进行多次的编程，用以多次修改存储数据。而使用者仅可以编程一次OTP存储器，一旦OTP存储器编程完成之后，其存储数据将无法修改。而Mask ROM存储器在出厂之后，所有的存储数据已经记录在其中，使用者仅能够读取Mask ROM存储器中的存储数据，而无法进行编程。
再者，OTP存储器根据其特性可区分为熔丝型(fuse type)OTP存储器与反熔丝型(anti-fuse type)OTP存储器。熔丝型OTP存储器的记忆胞(memory cell，又称之为“存储单元”)尚未进行编程(program)时，其为低电阻值的存储状态；而进行编程之后的记忆胞，其具备高电阻值的存储状态。
反熔丝型OTP存储器的记忆胞尚未进行编程(program)时，其具备高电阻值的存储状态；而进行编程之后的记忆胞，其具备低电阻值的存储状态。
随着半导体工艺的演进，OTP存储器的工艺已经可以相容于CMOS的半导体工艺。而在CMOS半导体工艺持续进步下，更需要改进OTP存储器的结构使得OTP存储器具备更可靠的效能。
技术实现要素：
本发明的主要目的在于提出一次编程的记忆胞(memory cell，又称之为“存储单元”)及其阵列结构与操作方法，用以达成记忆胞内100％备份(in-cell 100％redundancy)的效果。
本发明涉及一种一次编程的记忆胞，包括：一P型基板；一第一栅极结构，形成在该P型基板的一表面上，并连接至一字线；一第二栅极结构，形成于该P型基板的该表面上，并连接至一第一编程线；一第三栅极结构，形成于该P型基板的该表面上，并连接至一第二编程线；一第一N型扩散区，形成于该P型基板的该表面下且相邻于该第一栅极结构的一第一侧，且该第一N型扩散区连接至一位线；一第二N型扩散区，形成于该P型基板的该表面下方且相邻于该第一栅极结构的一第二侧、该第二栅极结构的一第一侧、该第三栅极结构的一第一侧；其中，该第二栅极结构下方的通道区为一第一 N型掺杂通道区，该第三栅极结构下方的通道区为一第二N型掺杂通道区，该第二栅极结构、该第一N型掺杂通道区与该第二N型扩散区形成一第一变容器；该第三栅极结构、该第二N型掺杂通道区与该第二N型扩散区形成一第二变容器；以及，该第一栅极结构、该P型基板、该第一N型扩散区与该第二N型扩散区形成一晶体管。
本发明涉及一种一次编程的记忆胞，包括：一晶体管，具有一栅极连接至一字线、一源极连接至一位线、一漏极；一第一变容器，具有一第一端连接至该晶体管的该漏极，具有一第二端连接至一第一编程线；以及一第二变容器，具有一第一端连接至该晶体管的该漏极，具有一第二端连接至一第二编程线。
本发明涉及一种阵列结构，包括：一第一一次编程的记忆胞，包括：一第一晶体管，具有一源极，一漏极连接至一第一位线，一栅极连接至一第一字线；一第一变容器，具有一第一端连接至该第一晶体管的该源极，一第二端连接至该第一编程线；以及一第二变容器，具有一第一端连接至该第一晶体管的该源极，一第二端连接至该第二编程线；以及一第二一次编程的记忆胞，包括：一第二晶体管，具有一源极，一漏极连接至该第一位线，一栅极连接至一第二字线；一第三变容器，具有一第一端连接至该第二晶体管的该源极，一第二端连接至该第一编程线；以及一第四变容器，具有一第一端连接至该第二晶体管的该源极，一第二端连接至该第二编程线。
本发明涉及一种上述阵列结构的操作方法，包括下列步骤：进入一第一次编程周期，将该第一一次编程的记忆胞中的该第一变容器改为一第一电阻器；进入一确认周期，读取该第一一次编程的记忆胞所产生的一第一读取电流，并判断该第一一次编程的记忆胞是否为一失败记忆胞；以及在确认该第一一次编程的记忆胞为该失败记忆胞时，进入一第二次编程周期，将该第一一次编程的记忆胞中的该第二变容器改为一第二电阻器。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1A至图1D所绘示为本发明OTP记忆胞的第一实施例。
图2A至图2C所绘示为本发明OTP记忆胞的第二实施例。
图3所绘示为本发明OTP记忆胞的第三实施例。
图4所绘示为本发明OTP记忆胞的第四实施例。
图5所绘示为编程OTP记忆胞时的相关控制信号示意图。
图6A与图6B所绘示为读取编程记忆胞与未编程记忆胞的相关控制信号示意图。
图7A与图7B所绘示为补救失败记忆胞及读取补救后记忆胞的相关控制信号示意图。
图8A与图8B所绘示为利用本发明第一实施例OTP记忆胞所组成的阵列结构。
图9A至图9C绘示第一次编程周期时编程OTP记忆胞C00、C11、C02 的流程。
图10A至图10C所绘示为确认周期时读取所有OTP记忆胞的流程。
图11为第二次编程周期时修补编程失败记忆胞的流程。
图12为本发明阵列结构的操作方法流程图。
图13所示为本发明另一实施例的阵列结构俯视图。
【符号说明】
100：OTP记忆胞
110：P型井区
111、121、131：栅极氧化层
112、122、132：多晶硅栅极
141、142：N型扩散区
151、152、153、154：接触点
242：N型扩展区
342：N型井区
442：N型布植区
800：阵列结构
S1210～S1216：步骤流程
BL、BL0：位线
WL、WL0、WL1、WL2：字线
PL1：第一编程线
PL2：第二编程线
具体实施方式
请参照图1A至图1D，其所绘示为本发明OTP记忆胞(memory cell，又称之为“存储单元”)的第一实施例。其中，图1A为第一实施例的立体图；图1B为第一实施例的俯视图；图1C为第一实施例的a1、a2方向的剖面图；以及，图1D为第一实施例的等效电路图。
OTP记忆胞100具有P型井区110的基板。在P型井区110的上方形成第一栅极结构、第二栅极结构、与第三栅极结构。其中，第一栅极结构包括栅极氧化层111及其上方的第一多晶硅栅极112；第二栅极结构包括栅极氧化层121及其上方的第二多晶硅栅极122；以及第三栅极结构包括栅极氧化层 131及其上方的第三多晶硅栅极132。
如图1B所示，以三个栅极结构作为遮罩(mask)并进行离子布植工艺后，于P型井区110的基板形成第一N型扩散区141与第二N型扩散区142。其中，第一N型扩散区141相邻于第一栅极结构的一侧；第二N型扩散区142 相邻于第一栅极结构的一另一侧。再者，第一接触点151形成于第一N型扩散区141上；第二接触点152形成于第一多晶硅栅极112上；第三接触点153 形成于第二多晶硅栅极122上；且第四接触点154形成于第三多晶硅栅极132 上。
如图1C所示，在金属工艺步骤时，将第一接触点151连接至一位线BL(bit line)；第二接触点152连接至一字线WL(word line)；第三接触点153连接至第一编程线(program line)PL1；以及，第四接触点154连接至第二编程线PL2。
再者，由图1C可知，第一N型扩散区141、第一栅极结构与第二N型扩散区142形成一N型晶体管(NMOS transistor)T；第二栅极结构与第二N型扩散区142形成一N型电容器(NMOS capacitor)C。同理，第三栅极结构与第二N型扩散区142形成另一N型电容器(未绘示)C’。
由图1D的绘示可知，N型晶体管T的栅极连接至字线WL，N型晶体管 T的第一N型扩散区141连接至位线BL，N型晶体管T的第二N型扩散区 142连接至N型电容器C与另一N型电容器C’的第一端。N型电容器C的第二端连接至第一编程线PL1，另一N型电容器C’的第二端连接至第二编程线PL2。
如图1C所示，二个N型电容器C、C’中，第二栅极结构以及第三栅极结构下方的通道区(channel region)为P型井区110，因此需要提供适当的正偏压(positive bias voltage)至第二栅极结构以及第三栅极结构后，才会使得二个 N型电容器C、C’成为具有电容值的电容器。
由于半导体工艺的进步，在完成第一实施例的OTP记忆胞后，可再进一步的利用通道消除步骤来将二个N型电容器C、C’改为二个变容器(Varactor)。其中，通道消除步骤可为源/漏扩展步骤、井区形成步骤、或者离子布植步骤。亦即，让第二栅极结构以及第三栅极结构下方形成N型参杂通道区(N-type doped channel region)。以下详细说明之。
请参照图2A至图2C，其所绘示为本发明OTP记忆胞的第二实施例。其中，图2A为第二实施例的俯视图；图2B为第二实施例的a1、a2方向的剖面图；以及，第2C为第二实施例的等效电路图。其中，第二实施例的立体图与第一实施例相同，不再赘述。
由于半导体工艺的进步，在完成第一实施例的OTP记忆胞后，先遮住 (mask)N型晶体管T的区域，并在N型电容器C的区域进行源/漏扩展步骤 (source/drain extension process)。因此，如图2B所示，进行源/漏扩展步骤时，第二栅极结构下方的通道区会形成N型扩展区242。一般来说，当P型通道长度为40nm以下时，二个N型扩展区242会结合(merge)在一起，将使得P 型通道区消失并形成变容器Va。如图2B所示，第二栅极结构不需要提供任何偏压电压，变容器Va上即具有变容值。同理，第三栅极结构与二个N型扩展区242也会形成另一变容器Va’(未绘示)。再者，经过编程后，由变容器所组成的反熔丝型OTP记忆胞的效能(performance)会比N型电容器所组成的反熔丝型OTP记忆胞还要好。
同理，由图2C的绘示可知，N型晶体管T的栅极连接至字线WL，N型晶体管T的第一N型扩散区141连接至位线BL，N型晶体管T的第二N型扩散区142连接至变容器Va与另一变容器Va’的第一端。变容器Va的第二端连接至第一编程线PL1，另一变容器Va’的第二端连接至第二编程线PL2。
请参照图3，其所绘示为本发明OTP记忆胞的第三实施例。其中，第三实施例之俯视图与等效电路图与第二实施例相同，不再赘述。
在完成第一实施例的OTP记忆胞后，先遮住N型晶体管T的区域，并在N型电容器的区域进行N型井区形成步骤(N well forming process)。因此，如图3所示，进行N型井区形成步骤后，第二栅极结构下方的通道区会形成 N型井区342，并使得P型通道区消失而形成变容器Va。同理，第三栅极结构下方的通道区也会形成N型井区342，并使得P型通道区消失而形成另一变容器Va’(未绘示)。
请参照图4，其所绘示为本发明OTP记忆胞的第四实施例。其中，第四实施例之俯视图与等效电路图与第二实施例相同，不再赘述。
在完成第一实施例的OTP记忆胞后，先遮住N型晶体管T的区域，并在N型电容器的区域进行N型离子布植步骤(N type ion implanting process)。因此，如图4所示，进行N型离子布植步骤后，第二栅极结构下方的P型通道区会形成N型布植区442，并使得P型通道区消失而形成变容器Va。同理，第三栅极结构下方的通道区也会形成另一N型布植区，并使得P型通道区消失而形成另一变容器Va’(未绘示)。
请参照图5，其所绘示为编程OTP记忆胞时的相关控制信号示意图。在编程周期时，当OTP记忆胞为选定记忆胞(selected memory cell)时，提供Vdd 至字线WL、提供0V至位线BL、提供Vpp至一条编程线、提供Vdd至另一条编程线。例如，提供Vpp至第一编程线PL1、提供Vdd至第二编程线PL2。其中，Vpp可设定为6V，Vdd为1V～2.8V之间。
以图5为例来作说明。在编程周期时，变容器Va两端的电压差为Vpp，使得变容器Va的栅极氧化层被打破(rupture)而形成具低电阻值的电阻器Rva；再者，变容器Va’两端的电压差为Vdd，尚在耐压范围，变容器Va’的栅极氧化层不会被打破。
在编程周期后，选定记忆胞即成为编程记忆胞(programmed memory cell)，其具备低电阻值的电阻器Rva。反之，未被选定的记忆胞即成为未编程记忆胞(non-programmed memory cell)，其变容器Va与Va’中的栅极氧化层皆未被打破(rupture)，可视为高电阻值的变容器Va与Va’。
请参照图6A与图6B，其所绘示为读取编程记忆胞与未编程记忆胞的相关控制信号示意图。在读取周期时，提供Vdd至字线WL、提供0V至位线 BL、提供Vdd至二编程线PL1、PL2。
如图6A所示，当选定记忆胞为编程记忆胞时，其位线BL会产生较大的读取电流Ir。反之，图6B所示，当选定记忆胞为未编程记忆胞时，其位线 BL会产生较小的读取电流Ir，此读取电流Ir约为0A。因此，根据读取电流 Ir的大小即可判断该OTP记忆胞的存储状态。例如，读取电流Ir大于参考电流(reference current)时，该记忆胞为第一存储状态；读取电流Ir小于参考电流时，该记忆胞为第二存储状态。
再者，在编程周期时，如果选定记忆胞的栅极氧化层无法成功被打破，则会造成编程失败(program fail)，并变成失败记忆胞(fail memory cell)。此时，失败记忆胞中仍具备较高的电阻值。因此，读取失败记忆胞时，其读取电流 Ir太低时，会导致误判。
由于本发明的OTP记忆胞中具备二个变容器，因此可以在再编程周期(第二次编程周期)中补救失败记忆胞。请参照图7A与图7B，其所绘示为补救失败记忆胞及读取补救后记忆胞的相关控制信号示意图。如图7A所示，当OTP 记忆胞被确认为失败记忆胞时，OTP记忆胞中具备高电阻值的电阻器Rva。
在进行再编程周期(第二次编程周期)时，选择失败记忆胞为选定记忆胞，并提供Vdd至字线WL、提供0V至位线BL、提供Vpp至第二编程线PL2、提供Vdd至第一编程线PL1。此时，变容器Va’两端的电压差为Vpp，使得变容器Va’的栅极氧化层被打破而形成具低电阻值的电阻器Rva’。而编程周期后，选定记忆胞即成为编程记忆胞，其具备低电阻值的电阻器Rva’。
如图7B所示，在读取周期时，再次读取该编程记忆胞时，提供Vdd至字线WL、提供0V至位线BL、提供Vdd至二编程线PL1、PL2。因此，其位线BL会产生较大的读取电流Ir，并可确认该记忆胞为第一存储状态。
由以上的说明可知，本发明所公开的OTP记忆胞中包括了二个变容器，因此可以达成记忆胞内100％备份(in-cell 100％redundancy)的效果。
请参照图8A与图8B，其所绘示为利用本发明第一实施例OTP记忆胞所组成的阵列结构。其中，图8A为阵列结构的第一实施例的布局(layout)俯视图；图8B为阵列结构的等效电路图。
如图8A所示，每个虚线方框内代表一个OTP记忆胞。相同于图2A，每个OTP记忆胞具有二个N型扩散区、第一栅极结构、第二栅极结构、与第三栅极结构。以OTP记忆胞C00为例，第一栅极结构的第一多晶硅栅极可连接至字线WL0；第二栅极结构的第二多晶硅栅极可连接至第一编程线PL1；以及第三栅极结构的第三多晶硅栅极可连接至第二编程线PL2。
以OTP记忆胞C00、C10、C20为例，其第一栅极结构的第一多晶硅栅极全部连接在一起并连接至字线WL0。再者，OTP记忆胞C00与C10的第二多晶硅栅极连接在一起并连接至第一编程线PL1；而OTP记忆胞C10与 C20的第三多晶硅栅极连接在一起并连接至第二编程线PL2。
当图8A的结构完成后，需要再进行一通道消除步骤，例如源/漏扩展步骤、井区形成步骤、或者离子布植步骤，用以将第二栅极结构与第三栅极结构中的通道予以消除并形成变容器。亦即，在第二栅极结构以及第三栅极结构下方形成N型参杂通道区，进而形成本发明的阵列结构。
如图8B所示，阵列结构800包括多个OTP记忆胞C00～C12，每一OTP 记忆胞中包括一N型晶体管T与二个变容器Va与Va’。其中，二个变容器 Va与Va’的第一端连接至N型晶体管T漏极，第一变容器Va的第二端连接至第一编程线PL1，第二变容器Va’的第二端连接至第二编程线PL2。
OTP记忆胞C00与C10中的N型晶体管T栅极连接至字线WL0；OTP 记忆胞C01与C11中的N型晶体管T栅极连接至字线WL1；OTP记忆胞C02 与C12中的N型晶体管T栅极连接至字线WL2。再者，OTP记忆胞C00、 C01与C02中的N型晶体管源极连接至位线BL0；OTP记忆胞C10、C11与 C12中的N型晶体管源极连接至位线BL1。当然，本发明的阵列结构并不限定在2×3个OTP记忆胞，本领域技术人员可以根据图8A至图8B的内容扩充成由m ×n的OTP记忆胞所组成的阵列结构。且m与n为任意正整数。
根据本发明的实施例，在第一次编程周期时，提供Vpp至第一编程线 PL1，提供Vdd至第二编程线PL2；在第二次编程周期时，提供Vdd至第一编程线PL1，提供Vpp至第二编程线PL2。再者，当OTP记忆胞字线WL接收到Vdd且位线BL接收到0V时，该OTP记忆胞即为选定记忆胞。
以下以图9A至图9C为例来说明在第一次编程周期时，编程OTP记忆胞C00、C11、C02的流程。其中，Vpp可设定为6V，Vdd为1V～2.8V之间。
如图9A所示，提供Vdd至字线WL0、提供0V至字线WL1与WL2。并且，提供0V至位线BL0、提供Vdd至位线BL1。因此，OTP记忆胞C00 为选定记忆胞，其他OTP记忆胞为非选定记忆胞。如图9A所示的OTP记忆胞C00，变容器Va变成一电阻器Rva并使得OTP记忆胞C00成为编程记忆胞。
如图9B所示，提供Vdd至字线WL2、提供0V至字线WL0与WL1。并且，提供0V至位线BL0、提供Vdd至位线BL1。因此，OTP记忆胞C02 为选定记忆胞，其他OTP记忆胞为非选定记忆胞。如图9B所示的OTP记忆胞C02，变容器Va变成一电阻器Rva并使得OTP记忆胞C02成为编程记忆胞。
如图9C所示，提供Vdd至字线WL1、提供0V至字线WL0与WL2。并且，提供Vdd至位线BL0、提供0V至位线BL1。因此，OTP记忆胞C11 为选定记忆胞，其他OTP记忆胞为非选定记忆胞。如图9C所示的OTP记忆胞C11，变容器Va变成一电阻器Rva并使得OTP记忆胞C11成为编程记忆胞。
当第一次编程周期结束时，OTP记忆胞C00、C02、C11成为编程记忆胞。因此，需要进行确认周期(verification cycle)来确认编程记忆胞的存储状态。根据本发明的实施例，所谓的确认周期，即是读取所有OTP记忆胞中的存储状态并进行确认，用以找出失败记忆胞。
在确认周期时，先提供Vdd至第一编程线PL1与第二编程线PL2。并且，当OTP记忆胞字线WL接收到Vdd且位线BL接收到0V时，该OTP记忆胞为选定记忆胞，并可接收选定记忆胞的读取电流。
以下利用图10A至图10C来说明确认周期的流程。其中，OTP记忆胞 C11为失败记忆胞。
如图10A所示，提供Vdd至字线WL0、提供0V至字线WL1与WL2。并且，提供0V至位线BL0与位线BL1。因此，OTP记忆胞C00与C10为选定记忆胞。再者，由于OTP记忆胞C00产生较大的读取电流Irc00至位线BL0，确认OTP记忆胞C00为第一存储状态；以及，由于OTP记忆胞C10未产生读取电流Irc10(Irc10＝0)至位线BL1，确认OTP记忆胞C10为第二存储状态。
如图10B所示，提供Vdd至字线WL1、提供0V至字线WL0与WL2。并且，提供0V至位线BL0与位线BL1。因此，OTP记忆胞C01与C11为选定记忆胞。再者，由于OTP记忆胞C01未产生读取电流Irc01(Irc01＝0)至位线BL0，确认OTP记忆胞C10为第二存储状态；以及，由于OTP记忆胞C11 为失败记忆胞，所以产生的读取电流Irc11很小，并使得OTP记忆胞C11被误判为第二存储状态。
如图10C所示，提供Vdd至字线WL2、提供0V至字线WL0与WL1。并且，提供0V至位线BL0与位线BL1。因此，OTP记忆胞C02与C12为选定记忆胞。再者，由于OTP记忆胞C02产生较大的读取电流Irc02至位线BL0，确认OTP记忆胞C02为第一存储状态；以及，由于OTP记忆胞C12未产生读取电流Irc12(Irc12＝0)至位线BL1，确认OTP记忆胞C12为第二存储状态。
很明显地，在确认周期时，读取OTP记忆胞C11的存储状态为第二存储状态。然而，由于OTP记忆胞C11应该为第一存储状态，因此可确认OTP 记忆胞为失败记忆胞。
根据本发明的实施例，确认周期之后发现失败记忆胞时，进行第二次编程周期。在第二次编程周期时，提供Vdd至第一编程线PL1，提供Vpp至第二编程线PL2。同理，在第二次编程周期时，当OTP记忆胞字线WL接收到 Vdd且位线BL接收到0V时，该OTP记忆胞即为选定记忆胞。以下以图11 为例来说明在第二次编程周期时，修补编程失败记忆胞的流程。其中，Vpp 可设定为6V，Vdd为1V～2.8V之间。
如图11所示，在第二次编程周期时，提供Vdd至字线WL1、提供0V 至字线WL0与WL2。并且，提供Vdd至位线BL0、提供0V至位线BL1。因此，OTP记忆胞C11为选定记忆胞，并且在OTP记忆胞C11中形成一电阻器Rva’并使得OTP记忆胞C11由失败记忆胞修正为编程记忆胞。
根据以上的描述，可以获得本发明阵列结构的操作方法。如图12所示，其为本发明阵列结构的操作方法流程图。首先，进入第一次编程周期。亦即，编程阵列结构中的M个OTP记忆胞，并将该M个OTP记忆胞中的第一变容器改为第一电阻器(步骤S1210)。
接着，进入确认周期。亦即，读取阵列结构中的M个OTP记忆胞，并确认其中N个OTP记忆胞为失败记忆胞(步骤S1212)。并且，判断N是否为 0(步骤S1214)。
当N不为0时，进入第二次编程周期。亦即，编程阵列结构中的N个失败记忆胞，并将该N个失败记忆胞中的第二变容器改为第二电阻器(步骤 S1216)。之后，结束操作流程。
以及，当N为0时，直接结束操作流程。
由以上的操作方法可知，本发明阵列结构中，每个OTP记忆胞中皆包括了二个变容器。且根据本发明的阵列结构的操作方法可知，在第一编程周期中第一变容器Va的栅极氧化层无法顺利被打破时，可在第二编程周期中打破第二变容器Va’的栅极氧化层，使得OTP记忆胞成为编程记忆胞。并且，达成记忆胞内100％备份(in-cell 100％redundancy)的效果。
再者，如图13所示，其为本发明另一实施例的阵列结构俯视图。在图 13中，每个虚线方框内代表一个OTP记忆胞。与图8A的差异在于OTP记忆胞C00、C10、C01与C11的第二多晶硅栅极连接在一起并连接至第一编程线PL1；而OTP记忆胞C10、C20、C11与C21的第三多晶硅栅极连接在一起并连接至第二编程线PL2。
同理，当图13的结构完成后，需要再进行一通道消除步骤，例如源/漏扩展步骤、井区形成步骤、或者离子布植步骤，用以第二栅极结构与第三栅极结构中的通道予以消除并形成变容器。之后，即形成本发明的阵列结构。
再者，图13所示阵列结构在第一次编程周期、确认周期与第二次编程周期时，其相关信号线上的偏压与图8A至图8B的阵列结构完全相同。同时，图12所示的阵列结构的操作方法流程图也适用于图13的阵列结构。因此，详细的运作原理不再赘述。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。