半导体结构及其形成方法与流程

本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。

背景技术：

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(Fin FET)作为一种多栅器件得到了广泛的关注。

对与鳍式场效应晶体管而言，随着晶体管尺寸的不断缩小，晶体管的源漏寄生电阻对晶体管的性能的影响越发显著，降低源漏电阻，尤其是降低晶体管源漏极表面形成的金属硅化物电阻对于提高晶体管性能显得尤为重要。

目前，通常可以通过提高源漏极的掺杂浓度，降低源漏极与金属硅化物之间的肖特基势垒来降低鳍式场效应晶体管的源漏极寄生电容。

现有技术通常通过源漏离子注入对鳍式场效应晶体管的源漏极进行离子掺杂，但是由于离子注入容易造成晶格损伤，所以在进行离子注入之后，还需要进行退火以激活掺杂离子同时修复晶格损伤，在退火过程中，掺杂离子容易发生扩散，使得源漏极内的掺杂离子浓度下降；并且，在形成源漏极之后，还需要在晶体管表面形成介质层，然后刻蚀所述介质层，形成位于源漏极表面的接触孔，再在所述源漏极表面形成金属硅化物，刻蚀介质层形成接触孔的过程也容易对源漏极表面造成损伤，使得源漏极内的掺杂离子损失。从而现有技术很难提高源漏极内的掺杂离子浓度，使得现有技术形成的鳍式场效应晶体管的性能还有待进一步的降低。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，提高形成的半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域上形成有第一鳍部，所述半导体衬底上还形成有隔离层，所述隔离层表面低于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁；在所述隔离层上形成横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖第一鳍部的侧壁和顶部；在第一栅极结构两侧的第一鳍部内形成第一源漏区；在所述半导体衬底上形成介质层，所述介质层覆盖半导体衬底、第一鳍部、第一栅极结构、第一源漏区；刻蚀第一区域上的介质层，形成位于第一源漏区表面的第一接触孔，所述第一接触孔暴露出第一源漏区表面；在所述第一源漏区表面形成第一半导体外延层，同时采用原位掺杂工艺使所述第一半导体外延层内掺杂有第一类型掺杂离子；在所述第一半导体外延层表面形成金属硅化物层；形成填充满所述第一接触孔的金属插塞。

可选的，所述半导体衬底还包括第二区域，所述第二区域上形成有第二鳍部，所述半导体衬底上还形成有隔离层，所述隔离层表面低于第二鳍部的顶部表面，且覆盖第二鳍部的部分侧壁；还包括：在所述隔离层上形成横跨第二鳍部的第二栅极结构，所述第二栅极结构覆盖第二鳍部的侧壁和顶部；在第二栅极结构两侧的第二鳍部内形成第二源漏区；所述介质层还覆盖第二鳍部、第二栅极结构、第二源漏区。

可选的，还包括：在形成所述第一半导体外延层之后，形成填充满第一接触孔的保护层；刻蚀第二区域上的介质层，形成位于第二源漏区表面的第二接触孔，所述第二接触孔暴露出第二源漏区表面；在所述第二源漏区表面形成第二半导体外延层，同时采用原位掺杂工艺使所述第二半导体外延层内掺杂有第二类型掺杂离子；去除所述第一接触孔内的保护层；在所述第一半导体外延层表面形成金属硅化物层的同时，在第二半导体外延层表面形成金属硅化物层；形成填充满所述第一接触孔的金属插塞的同时，形成填充满第二接触孔的金属插塞。

可选的，所述第一区域为PFET区域，第二区域为NFET区域，第一类型掺杂离子为P型掺杂离子，第二类型掺杂离子为N型掺杂离子。

可选的，所述第一半导体外延层的材料为Si或SiGe。

可选的，还包括采用原位掺杂工艺在第一半导体外延层内掺杂Al。

可选的，所述Al的掺杂浓度为1E13atom/cm³～1E14atom/cm³。

可选的，所述第一半导体外延层内的第一类型掺杂离子掺杂浓度小于或等于所述第一半导体外延层对所述第一类型掺杂离子的固溶度。

可选的，所述第二半导体外延层的材料为Si。

可选的，还包括采用原位掺杂工艺在第二半导体外延层内掺杂Se。

可选的，所述Se的掺杂浓度为1E13atom/cm³～1E14atom/cm³。

可选的，所述第二半导体外延层内的第二类型掺杂离子掺杂浓度小于或等于所述第二半导体外延层对所述第二类型掺杂离子的固溶度。

可选的，采用选择性外延工艺形成所述第一半导体外延层和第二半导体外延层。

可选的，所述保护层的材料为SiN、BN、SiOC或无定形碳等。

可选的，形成所述保护层的方法包括：形成填充满所述第一接触孔并覆盖介质层的保护材料层；对所述保护材料层进行平坦化，去除位于介质层上的部分保护材料层，形成填充满所述第一接触孔的保护层。

可选的，采用回刻蚀工艺或化学机械平坦化工艺对所述保护材料层进行平坦化。

可选的，形成所述金属硅化物层的方法包括：在所述第一接触孔、第二接触孔内壁表面以及介质层表面形成金属层；进行退火处理，使所述金属层与第一半导体外延层、第二半导体外延层反应，形成金属硅化物层；去除未参加反应的金属层。

可选的，所述金属层的材料包括Ni、Co、W、Ti、Ta、Mo或Zr。

可选的，所述第一源漏区的材料为SiGe，所述第二源漏区的材料为SiC。

为解决上述问题，本发明的实施例还提供一种采用上述方法形成的半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域，所述第一区域上形成有第一鳍部，所述半导体衬底上还形成有隔离层，所述隔离层表面低 于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁；位于所述隔离层上的横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖第一鳍部的侧壁和顶部；位于第一栅极结构两侧的第一鳍部内的第一源漏区；位于所述半导体衬底上的介质层，所述介质层覆盖半导体衬底、第一鳍部、第一栅极结构；位于所述介质层内的第一接触孔，所述第一接触孔位于第一源漏区表面；位于所述第一源漏区表面的第一半导体外延层，所述第一半导体外延层内掺杂有第一类型掺杂离子；位于所述第一半导体外延层表面的金属硅化物层；填充满所述第一接触孔的金属插塞。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，在第一区域上形成横跨第一鳍部的第一栅极结构、位于第一栅极结构两侧的第一鳍部内形成第一源漏区之后，在所述半导体衬底上形成介质层，所述介质层覆盖半导体衬底、第一鳍部、第一栅极结构、第一源漏区；然后刻蚀所述介质层，形成位于第一源漏区表面的第一接触孔；在第一源漏区表面形成第一半导体外延层，同时采用原位掺杂工艺使所述第一半导体外延层内掺杂有第一类型掺杂离子；再在所述第一半导体外延层表面形成金属硅化物层，并形成填充满所述第一接触孔的金属插塞。由于通过原位掺杂工艺使所述第一半导体外延层内掺杂有第一类型掺杂离子，所以，可以通过外延工艺中掺杂气体的浓度调整第一半导体外延层内的第一类型掺杂离子浓度，使第一类型掺杂离子的浓度尽量高，从而降低所述第一半导体外延层的电阻。与采用离子注入工艺使第一源漏区内掺杂第一类型掺杂离子相比，采用原位掺杂工艺进行掺杂形成第一半导体外延层之后，可以直接在所述第一半导体外延层表面形成金属硅化物层，不需要在进行掺杂之后，进行退火激活等后续处理，可以避免掺杂离子扩散，导致浓度下降，从而能够有效降低第一区域上形成的晶体管寄生电阻。

进一步，所述半导体衬底还包括第二区域，在形成第一源漏区表面的第一半导体外延层之后，在第一接触孔内形成保护层，在第二区域的第二源漏区表面形成第二接触孔，在第二源漏区表面形成第二半导体外延层，并且通过原位掺杂工艺使所述第二半导体外延层内掺杂有第二类型掺杂离子，从而有效降低第二区域上形成的晶体管的寄生电阻。

进一步，所述第一区域为PFET区域，第二区域为NFET区域，所述第一类型掺杂离子为P型掺杂离子，第二类型掺杂离子为N型掺杂离子。还可以采用原位掺杂工艺在所述第一半导体外延层内掺杂Al，用于降低所述第一半导体外延层与金属硅化物层之间的肖特基势垒；还可以采用原位掺杂工艺在所述第二半导体外延层内掺杂Se，用于降低所述第二半导体外延层与金属硅化物层之间的肖特基势垒。从而进一步降低所述半导体结构的寄生电阻。

附图说明

图1至图13是本发明的实施例的半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术形成的鳍式场效应晶体管的性能还有待进一步的提高。

本发明的实施例中，在半导体衬底上形成横跨第一鳍部的第一栅极结构以及位于第一栅极结构两侧的第一源漏区之后，形成覆盖所述第一栅极结构和第一源漏区的介质层，然后刻蚀介质层，形成位于第一源漏区表面的第一接触孔，在所述第一源漏区表面形成N型掺杂的第一半导体外延层，然后直接在所述第一半导体外延层表面形成金属硅化物层，可以避免所述第一半导体外延层内的掺杂离子损失，避免掺杂离子浓度下降，从而可以降低形成的晶体管的寄生电容。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1和图2，提供半导体衬底100，所述半导体衬底包括第一区域，所述第一区域上形成有第一鳍部101。图1为俯视示意图；图2为沿图1中割线AA’的剖面示意图。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶硅，且所述半导体衬底100 的表面晶面为(100)。在本发明的其他实施例中，也可以采用表面为其他晶面的半导体衬底。

本实施例中，所述第一区域为PFET区域。本实施例中，所述半导体衬底100还包括第二区域，所述第二区域为NFET区域，在所述NFET区域上形成有第二鳍部102。在本发明的其他实施例中，所述第一区域为NFET区域，第二区域为PFET区域。

所述NFET区域用于形成N型鳍式场效应晶体管，所述PFET区域用于形成P型鳍式场效应晶体管。所述NFET区域和PFET区域可以相邻或不相邻，本实施例中，所述NFET区域和PFET区域为相邻区域。

本实施例中，通过刻蚀半导体衬底100在PFET区域上形成所述第一鳍部101、在NFET区域上形成第二鳍部102。在本发明的其他实施例中，还可以在半导体衬底100上形成外延层之后，刻蚀所述外延层形成所述第一鳍部101和第二鳍部102。所述第一鳍部101和第二鳍部102中根据形成的鳍式场效应晶体管的类型不同可以掺杂有不同类型的杂质离子，所述杂质离子的类型与晶体管的类型相反。

所述第一鳍部101和第二鳍部102的数量大于或等于一个，本实施例中，以一个第一鳍部101、一个第二鳍部102作为示例。

本实施例中，所述第一鳍部101和第二鳍部102的宽度相同。形成所述第一鳍部101和第二鳍部102的方法包括：采用自对准双重图形工艺，在所述半导体衬底100表面形成若干掩膜图形，所述掩膜图形的宽度相同；以所述掩膜图形为掩膜，刻蚀所述半导体衬底，形成所述第一鳍部101和第二鳍部102。

请参考图3，在所述半导体衬底100上形成隔离层200，所述隔离层200表面低于第一鳍部101的顶部表面，且覆盖第一鳍部101的部分侧壁。图3以及后续附图除非特别说明，都是在图2剖面图基础上的示意图。

本实施例中，所述隔离层200表面还低于第二鳍部102的顶部表面，且覆盖第二鳍部102的部分侧壁。

所述隔离层200的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材 料，所述隔离层200作为相邻鳍部之间的隔离结构，以及后续形成的栅极结构与半导体衬底100之间的隔离结构。

形成所述隔离层200的方法包括：采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底100表面形成隔离材料层，所述隔离材料层覆盖第一鳍部101和第二鳍部102；对所述隔离材料层进行平坦化，使所述隔离材料层的表面与第一鳍部101和第二鳍部102的顶面齐平；回刻蚀所述隔离材料层，形成隔离层200，使所述隔离层200的表面低于第一鳍部101和第二鳍部102的顶面，暴露出第一鳍部101以及第二鳍部102的顶面和部分侧壁。

本发明的其他实施例中，在形成所述隔离层200之前，还可以先形成一层垫氧化层。

请参考图4，在所述隔离层200上形成横跨第一鳍部101的第一栅极结构，所述第一栅极结构覆盖第一鳍部101的侧壁和顶部；在第一栅极结构两侧的第一鳍部101内形成第一源漏区117。

本实施例中，还包括在所述隔离层200上形成横跨第二鳍部102的第二栅极结构，所述第二栅极结构覆盖第二鳍部102的侧壁和顶部；在第二栅极结构两侧的第二鳍部102内形成第二源漏区127。

所述第一栅极结构包括第一界面层111、第一栅介质层112、第一盖帽层113、第一功函数层114和第一栅极115。其中，第一界面层111的材料为氧化硅，用于提高第一鳍部101与第一栅介质层112之间的界面质量；第一栅介质层112的材料为氧化铪、氧化锆、氧化铝或氧化镧等高K介质材料；所述第一盖帽层113的材料为氮化钛，用于保护所述第一栅介质层112；第一功函数层114的材料为TiN、TiAl或TaN等，用于调节第一栅极结构的功函数；第一栅极115的材料为Al、Ti、Au、Cu或Ag等金属材料。所述第一栅极结构侧壁表面具有第一侧墙116，所述第一侧墙116的材料为氮化硅。

所述第二栅极结构包括第二界面层121、第二栅介质层122、第二盖帽层123、第二功函数层124和第二栅极125。其中，第二界面层121的材料为氧化硅，用于提高第二鳍部102与第二栅介质层122之间的界面质量；第二栅介质层122的材料为氧化铪、氧化锆、氧化铝或氧化镧等高K介质材料；所 述第二盖帽层123的材料为氮化钛，用于保护所述第二栅介质层122；第二功函数层124的材料为TiN、TiAl或TaN等，用于调节第二栅极结构的功函数；第二栅极125的材料为Al、Ti、Au、Cu或Ag等金属材料。所述第二栅极结构侧壁表面具有第二侧墙126，所述第二侧墙126的材料为氮化硅。

本实施例中，形成所述第一栅极结构和第二栅极结构的方法包括：形成横跨第一鳍部101的第一伪栅结构和横跨第二鳍部102的第二伪栅结构，所述第一伪栅结构覆盖部分隔离层200，以及第一鳍部101顶部和侧壁、所述第二伪栅结构覆盖部分隔离层200、第二鳍部102顶部和侧壁，所述第一伪栅结构侧壁表面具有第一侧墙116，所述第二伪栅结构侧壁表面具有第二侧墙126；在所述隔离层200上形成第一介质层300，所述第一介质层300覆盖第一鳍部101和第二鳍部102，且所述第一介质层300的表面与第一伪栅结构、第二伪栅结构的顶部表面齐平；去除所述第一伪栅结构和第二伪栅结构，在PFET区域上形成第一凹槽，在NFET区域上形成第二凹槽，然后在所述第一凹槽内形成第一栅极结构，在第二凹槽内形成第二栅极结构。本实施例中，在形成所述第一介质层300之前，先形成刻蚀阻挡层301，作为后续刻蚀第一介质层300时的刻蚀停止层，所述刻蚀阻挡层301的材料为氮化硅。所述第一介质层300的材料为氧化硅。

所述第一源漏区117的材料为SiGe，所述第二源漏区127的材料为SiC。所述第一源漏区117和第二源漏区127在第一介质层300之前形成。在形成第一伪栅结构和第二伪栅结构之后，刻蚀第一伪栅结构两侧的第一鳍部，在第一伪栅结构两侧的第一鳍部内形成凹槽，在所述凹槽内形成第一源漏区117；刻蚀第二伪栅结构两侧的第二鳍部，在第二伪栅结构两侧的第二鳍部内形成凹槽，在所述凹槽内形成第二源漏区127。在形成所述第一源漏区117和第二源漏区127之后，可以对所述第一源漏区117和第二源漏区127进行轻掺杂离子注入，具体的，可以对所述第一源漏区117进行P型轻掺杂离子注入，对第二源漏区127进行N型轻掺杂离子注入。本实施例中，所述第一源漏区117具有Σ侧壁，所述第二源漏区127具有垂直侧壁。

请参考图5，在所述第一介质层300上形成第二介质层400，所述第一介质层300和第二介质层400构成位于半导体衬底100上的介质层，所述介质 层覆盖半导体衬底100、第一鳍部101、第一栅极结构、第一源漏区117。

本实施例中，所述介质层还覆盖第二鳍部102、第二栅极结构和第二源漏区127。

所述第二介质层400的材料为氧化硅，可以采用化学气相沉积工艺、旋涂工艺形成所述第二介质层400。

后续刻蚀所述第二介质层400、第一介质层300形成位于第一源漏区117表面的第一接触孔，位于第二源漏区127表面的第二接触孔。

请参考图6，刻蚀PFET区域上的介质层，形成位于第一源漏区117表面的第一接触孔401，所述第一接触孔401暴露出第一源漏区117表面。

具体的，本实施例中，可以采用干法刻蚀工艺，依次刻蚀所述第二介质层400、第一介质层300、刻蚀阻挡层301至第一源漏区117表面，形成第一接触孔401。

在形成所述第一接触孔401之前，可以在第二介质层400表面形成具有开口的图形化掩膜层，所述开口位于第一源漏区117上方，定义出待形成的第一接触孔401的位置和尺寸，然后以所述图形化掩膜层为掩膜，刻蚀所述介质层至第一源漏区117表面，形成第一接触孔401，然后去除所述图形化掩膜层。

所述干法刻蚀工艺可以采用的刻蚀气体为CF₄、CHF₃、C₂F₆中的一种或几种气体。本实施例中，采用的刻蚀气体为CF₄，缓冲气体为He，压强为20mTorr～200mTorr，其中CF₄的流速为50sccm～1000sccm，He的流速为50sccm～1000sccm。

请参考图7，在所述第一源漏区117表面形成第一半导体外延层402，同时采用原位掺杂工艺使所述第一半导体外延层402内掺杂有第一类型掺杂离子。

本实施例中，所述第一区域为PFET区域，所以所述第一半导体外延层402的材料为Si或SiGe，可以采用选择性外延工艺形成所述第一半导体外延层402。本实施例中，所述第一半导体外延层402的材料为SiGe。并且，本 实施例中，在进行选择性外延的过程中，可以在反应气体中通入具有第一类型掺杂离子的掺杂气体，进行原位掺杂，使得形成的第一半导体外延层402内具有第一类型掺杂离子。本实施例中，所述第一类型掺杂离子为P型掺杂离子，为所述第一区域上形成的P型鳍式场效应晶体管提供载流子。

本实施例中，形成所述第一半导体外延层402所采用的反应气体包括：包括锗源气体、硅源气体、HCl和H₂，其中，锗源气体为GeH₄，硅源气体包括SiH₄或SiH₂Cl₂，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H₂的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr，所述外延气体还包括掺杂气体，所述掺杂气体包括B₂H₆，所述掺杂气体的流量为1sccm～1000sccm。本实施例中，所述第一半导体外延层402内的P型掺杂离子浓度小于或等于所述第一半导体外延层402对P型掺杂离子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述P型掺杂离子的掺杂浓度越大，所述第一半导体外延层402的电阻越小，形成的晶体管的寄生电容越小。

在本发明的其他实施例中，还可以在形成所述第一半导体外延层402的过程中，在反应气体中通入含Al的气体，采用原位掺杂工艺在第一半导体外延层402内掺杂Al。具体的，通入的含Al气体可以是AlCl₃或AlH₃，流量为1sccm～1000sccm。所述第一半导体外延层402内Al的掺杂浓度可以为1E13atom/cm³～1E14atom/cm³，所述Al离子可以降低后续在第一半导体外延层402表面形成的金属硅化物层与所述第一半导体外延层402之间的肖特基势垒，从而降低所述第一半导体外延层402与金属硅化物层之间的接触电阻，降低晶体管的寄生电阻，提高晶体管的性能。

由于所述第一半导体外延层402在生长过程中，在不同晶向上的生长速率不同，从而本实施例中，形成的第一半导体外延层402的顶部宽度小于底部宽度。在本发明的其他实施例中，也可以形成顶部与底部宽度一致的第一半导体外延层402。

请参考图8，在形成所述第一半导体外延层402之后，形成填充满第一接触孔401(请参考图7)的保护层403。

所述保护层403的材料与第一介质层300、第二介质层400的材料不同，便于后续去除所述保护层403。所述保护层403的材料可以为SiN、BN、SiOC或无定形碳等。本实施例中，所述保护层403的材料为SiN。

形成所述保护层403的方法包括：形成填充满所述第一接触孔401并覆盖介质层的保护材料层；对所述保护材料层进行平坦化，去除位于介质层上的部分保护材料层，形成填充满所述第一接触孔403的保护层。可以采用回刻蚀工艺或化学机械平坦化工艺对所述保护材料层进行平坦化。

形成所述保护层403可以避免在对NFET区域上的介质层进行刻蚀的过程中，对所述第一半导体外延层402造成损伤。

请参考图9，刻蚀第二区域上的介质层，形成位于第二源漏区127表面的第二接触孔404，所述第二接触孔404暴露出第二源漏区127表面。

具体的，本实施例中，可以采用干法刻蚀工艺，依次刻蚀所述第二区域(NFET区域)上的第二介质层400、第一介质层300、刻蚀阻挡层301至第二源漏区127表面，形成第二接触孔404。

在形成所述第二接触孔404之前，可以在第二介质层400表面形成具有开口的图形化掩膜层，所述开口位于第二源漏区127上方，定义出待形成的第二接触孔404的位置和尺寸，然后以所述图形化掩膜层为掩膜，刻蚀所述介质层至第二源漏区127表面，形成第二接触孔404，然后去除所述图形化掩膜层。

所述干法刻蚀工艺可以采用的刻蚀气体为CF₄、CHF₃、C₂F₆中的一种或几种气体。本实施例中，采用的刻蚀气体为CF₄，缓冲气体为He，压强为20mTorr～200mTorr，其中CF₄的流速为50sccm～1000sccm，He的流速为50sccm～1000sccm。

请参考图10，在所述第二源漏区127表面形成第二半导体外延层405，同时采用原位掺杂工艺使所述第二半导体外延层405内掺杂有第二型离子。

所述第二半导体外延层405的材料为Si，可以采用选择性外延工艺形成所述第二半导体外延层405。本实施例中，在进行选择性外延的过程中，可以在反应气体中通入具有第二类型掺杂离子的掺杂气体，进行原位掺杂，使得 形成的第二半导体外延层405内具有第二类型掺杂离子。本实施例中，所述第二类型掺杂离子为N型掺杂离子，为所述NFET区域上形成的N型鳍式场效应晶体管提供载流子。

本实施例中，形成所述第二半导体外延层405所采用的反应气体包括：包括硅源气体、HCl和H₂，其中，硅源气体包括SiH₄或SiH₂Cl₂，硅源气体和HCl的气体流量为1sccm～1000sccm，H₂的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr，所述外延气体还包括掺杂气体，所述掺杂气体包括PH₃，所述掺杂气体的流量为1sccm～1000sccm。本实施例中，所述第二半导体外延层405内的N型掺杂离子浓度小于或等于所述第二半导体外延层405对N型掺杂离子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述N型掺杂离子的掺杂浓度越大，所述第二半导体外延层405的电阻越小，形成的晶体管的寄生电阻越小。

在本发明的其他实施例中，还可以在形成所述第二半导体外延层405的过程中，在反应气体中通入含Se的气体，采用原位掺杂工艺在第二半导体外延层405内掺杂Se。具体的，通入的含Se气体可以是H₂Se或Se₂Cl₂等，流量为1sccm～1000sccm。所述第二半导体外延层405内Se的掺杂浓度可以为1E13atom/cm³～1E14atom/cm³，所述Se离子可以降低后续在第二半导体外延层405表面形成的金属硅化物层与所述第二半导体外延层405之间的肖特基势垒，从而降低所述第二半导体外延层405与金属硅化物层之间的接触电阻，降低晶体管的寄生电阻，提高晶体管的性能。

由于所述第二半导体外延层405在生长过程中，在不同晶向上的生长速率不同，从而本实施例中，形成的第二半导体外延层405的顶部宽度小于底部宽度。在本发明的其他实施例中，也可以形成顶部与底部宽度一致的第二半导体外延层405。

请参考图11，去除所述第一接触孔401内的保护层403。

可以采用干法或湿法刻蚀工艺去除所述保护层403，由于所述保护层403的材料与第二介质层400、第一介质层300的材料不同，在去除所述保护层403时，可以选择对所述保护层403具有较大刻蚀选择性的刻蚀工艺，避免对 所述第一介质层300、第二介质层400造成损伤。

本实施例中，所述保护层403的材料为SiN，采用湿法刻蚀工艺去除所述保护层403，所述湿法刻蚀工艺采用的刻蚀溶液为热磷酸溶液，质量浓度为80％～90％，温度为140℃～200℃。

去除所述保护层403之后，暴露出第一半导体外延层402的表面。

请参考图12，在所述第一半导体外延层402表面形成金属硅化物层410。

本实施例中，在所述第一半导体外延层402表面形成金属硅化物层410的同时，在第二半导体外延层405表面也形成金属硅化物层410。

形成所述金属硅化物层410的方法包括：在所述第一接触孔401、第二接触孔404内壁表面以及第二介质层400表面形成金属层；进行退火处理，使所述金属层400与第一半导体外延层402、第二半导体外延层405反应，形成金属硅化物层410；然后去除未参加反应的金属层。

所述金属层的材料包括Ni、Co、W、Ti、Ta、Mo或Zr，本实施例中，所述金属层的材料为Ni，退火处理的温度为300℃～500℃，形成的金属硅化物层410的材料为NiSi化合物。形成所述金属硅化物层410之后，可以采用湿法刻蚀工艺去除剩余未参加反应的金属层，所述湿法刻蚀工艺采用的刻蚀溶液可以是NH₄OH与H₂O₂的混合溶液，或者HCl与H₂O₂的混合溶液。

本实施例中，所述金属层与部分厚度的第一半导体外延层402、第二半导体外延层405发生反应，使部分厚度的第一半导体外延层402、第二半导体外延层405转变为金属硅化物层；在本发明的其他实施例中，金属层可以与第一半导体外延层402、第二半导体外延层405充分反应，使得所述第一半导体外延层402、第二半导体外延层405全部转变为金属硅化物层410。所述金属硅化物层410的电阻小于第一半导体外延层402、第二半导体外延层405的电阻，从而可以降低第一半导体外延层402、第二半导体外延层405的表面接触电阻，降低形成的晶体管的寄生电阻。

所述第一半导体外延层402内掺杂有Al离子，使得位于第一半导体外延层402表面的金属硅化物层410内也具有Al离子，能够降低所述第一半导体外延层402与金属硅化物层410之间的肖特基势垒，从而进一步降低第一半 导体外延层402与金属硅化物层410之间的接触电阻，从而降低PFET区域上形成的晶体管的寄生电阻。

所述第二半导体外延层405内掺杂有Se离子，使得位于第二半导体外延层405表面的金属硅化物层410内也具有Se离子，能够降低所述第二半导体外延层405与金属硅化物层410之间的肖特基势垒，从而进一步降低第二半导体外延层405与金属硅化物层410之间的接触电阻，从而降低NFET区域上形成的晶体管的寄生电阻。

请参考图13，形成填充满所述第一接触孔401(请参考图12)的金属插塞420。

本实施例中，在形成填充满所述第一接触孔401的金属插塞420的同时，形成填充满第二接触孔404(请参考图12)的金属插塞420。

所述金属插塞420的形成方法包括：在所述第一接触孔401、第二接触孔402内沉积金属材料层，所述金属材料层还覆盖第二介质层400的表面；然后对所述金属材料层进行平坦化，去除位于第二介质层400表面的金属材料层，在所述第一接触孔401、第二接触孔404内形成金属插塞420，所述金属插塞420的表面与第二介质层400的表面齐平。

本实施例中，所述金属插塞420的材料为W。可以采用化学气相沉积工艺、电镀工艺或溅射工艺形成所述金属材料层。所述金属插塞420通过金属硅化物层410连接至所述第一源漏区117和第二源漏区127。

本发明的实施例中，在形成第一栅极结构、第一源漏区、第二栅极结构和第二源漏区之后，没有通过离子注入方式对第一源漏区和第二源漏区进行源漏离子注入，而是直接在半导体衬底上形成介质层，并通过刻蚀介质层形成暴露第一源漏区表面的第一接触孔，再通过外延工艺在第一源漏区表面形成P型掺杂的第一半导体外延层；然后刻蚀介质层形成出暴露第二源漏区表面的第二接触孔，再通过外延工艺在第二源漏区表面形成N型掺杂的第二半导体外延层；然后，直接在所述第一半导体外延层和第二半导体外延层表面形成金属硅化物层。在形成所述第一半导体外延层和第二半导体外延层之后，不需要进行退火以及刻蚀处理，可以避免所述第一半导体外延层和第二半导 体外延层内的掺杂离子浓度下降，从而可以使第一半导体外延层和第二半导体外延层内保持较高的掺杂浓度，从而可以降低形成的晶体管的寄生电阻。

本发明的实施例还提供一种采用上述方法形成的半导体结构。

请参考图13，所述半导体结构包括：半导体衬底100，所述半导体衬底100包括第一区域，所述第一区域上形成有第一鳍部101，所述半导体衬底100上还形成有隔离层200，所述隔离层200表面低于第一鳍部101的顶部表面，且覆盖第一鳍部101的部分侧壁；位于所述隔离层200上的横跨第一鳍部101的第一栅极结构，所述第一栅极结构覆盖第一鳍部101的侧壁和顶部；位于第一栅极结构两侧的第一鳍部101内的第一源漏区117；位于所述半导体衬底100上的介质层，所述介质层覆盖半导体衬底100、第一鳍部101、第一栅极结构；位于所述介质层内的第一接触孔，所述第一接触孔位于第一源漏区117表面；位于所述第一源漏区117表面的第一半导体外延层402，所述第一半导体外延层402内掺杂有第一类型掺杂离子；位于所述第一半导体外延层402表面的金属硅化物层410；填充满所述第一接触孔的金属插塞420。

所述半导体衬底100还包括第二区域，所述第二区域上形成有第二鳍部102，所述隔离层200表面低于第二鳍部102的顶部表面，且覆盖第二鳍部102的部分侧壁；位于所述隔离层200上的横跨第二鳍部102的第二栅极结构，所述第二栅极结构覆盖第二鳍部102的侧壁和顶部；位于第二栅极结构两侧的第二鳍部102内的第二源漏区127；所述介质层还覆盖第二鳍部102、第二栅极结构。位于所述介质层内的第二接触孔，所述第二接触孔位于第二源漏区127表面；位于所述第二源漏区127表面的第二半导体外延层405，所述第二半导体外延层405内掺杂有第二类型掺杂离子；位于所述第二半导体外延层405表面的金属硅化物层410；填充满第二接触孔的金属插塞420。

本实施例中，所述第一区域为PFET区域，第二区域为NFET区域，所述第一类型掺杂离子为P型掺杂离子，第二类型掺杂离子为N型掺杂离子。

所述介质层的材料为氧化硅，包括第一介质层300和位于第一介质层300表面的第二介质层400。

所述第一栅极结构包括：第一界面层111、第一栅介质层112、第一盖帽 层113、第一功函数层114和第一栅极115。其中，第一界面层111的材料为氧化硅，用于提高第一鳍部101与第一栅介质层112之间的界面质量；第一栅介质层112的材料为氧化铪、氧化锆、氧化铝或氧化镧等高K介质材料；所述第一盖帽层113的材料为氮化钛，用于保护所述第一栅介质层112；第一功函数层114的材料为TiN、TiAl或TaN等，用于调节第一栅极结构的功函数；第一栅极115的材料为Al、Ti、Au、Cu或Ag等金属材料。所述第一栅极结构侧壁表面具有第一侧墙116，所述第一侧墙116的材料为氮化硅。所述第一介质层300与半导体衬底100、第一栅极结构、第二栅极结构之间，还形成有刻蚀阻挡层301，所述刻蚀阻挡层301的材料为氮化硅。

所述第二栅极结构包括：第二界面层121、第二栅介质层122、第二盖帽层123、第二功函数层124和第二栅极125。其中，第二界面层121的材料为氧化硅，用于提高第二鳍部102与第二栅介质层122之间的界面质量；第二栅介质层122的材料为氧化铪、氧化锆、氧化铝或氧化镧等高K介质材料；所述第二盖帽层123的材料为氮化钛，用于保护所述第二栅介质层122；第二功函数层124的材料为TiN、TiAl或TaN等，用于调节第二栅极结构的功函数；第二栅极125的材料为Al、Ti、Au、Cu或Ag等金属材料。所述第二栅极结构侧壁表面具有第二侧墙126，所述第二侧墙126的材料为氮化硅。

所述第一源漏区117的材料为SiGe，所述第二源漏区127的材料为SiC。本实施例中，所述第一源漏区117具有Σ侧壁，所述第二源漏区127具有垂直侧壁。

所述第一半导体外延层402的材料为Si或SiGe，本实施例中，所述第一半导体外延层402的材料为SiGe。并且，本实施例中，形成的第一半导体外延层402内具有P型掺杂离子，为所述PFET区域上形成的P型鳍式场效应晶体管提供载流子。所述第一半导体外延层402内的P型掺杂离子浓度小于或等于所述第一半导体外延层402对P型掺杂离子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述P型掺杂离子的掺杂浓度越大，所述第一半导体外延层402的电阻越小，形成的晶体管的寄生电容越小。在本发明的其他实施例中，第一半导体外延层402内掺杂Al，所述第一半导体外延层402内Al的掺杂浓度可以为1E13atom/cm³～1E14atom/cm³，所述Al离子可以降低后 续在第一半导体外延层402表面形成的金属硅化物层与所述第一半导体外延层402之间的肖特基势垒，从而降低所述第一半导体外延层402与金属硅化物层之间的接触电阻，降低晶体管的寄生电阻，提高晶体管的性能。

所述第二半导体外延层405的材料为Si，第二半导体外延层405内具有N型掺杂离子，为所述NFET区域上形成的N型鳍式场效应晶体管提供载流子。本实施例中，所述第二半导体外延层405内的N型掺杂离子浓度小于或等于所述第二半导体外延层405对N型掺杂离子的固溶度，可以是1E19atom/cm³～1E21atom/cm³。所述N型掺杂离子的掺杂浓度越大，所述第二半导体外延层405的电阻越小，形成的晶体管的寄生电阻越小。在本发明的其他实施例中，第二半导体外延层405内掺杂Se所述第二半导体外延层405内Se的掺杂浓度可以为1E13atom/cm³～1E14atom/cm³，所述Se离子可以降低后续在第二半导体外延层405表面形成的金属硅化物层与所述第二半导体外延层405之间的肖特基势垒，从而降低所述第二半导体外延层405与金属硅化物层之间的接触电阻，降低晶体管的寄生电阻，提高晶体管的性能。

所述半导体结构中，在第一源漏区表面的第一半导体外延层内具有较高的P型掺杂离子浓度，在第二源漏区表面的第二半导体外延层内具有较高的N型掺杂离子浓度，并且在所述第一导体外延层表面和第二半导体外延层表面形成金属硅化物层，可以降低形成的晶体管的寄生电阻，提高晶体管的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。