半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体技术的不断发展，集成电路的尺寸逐渐减小。半导体几何尺寸的不断缩小也给半导体封装工艺带来了挑战。

封装(package)是把集成电路装配为芯片最终产品的过程。具体的，封装的步骤包括：首先在半导体衬底上形成集成电路器件，例如晶体管等；然后在集成电路器件上形成连接上述集成电路器件的金属互连结构；之后在金属互连结构上形成金属焊盘，并在所述焊盘上形成焊球，以通过上述焊球将芯片结构电连接至印制电路板或将两片芯片电连接在一起。

为了保护半导体衬底上的集成电路器件，对半导体元件进行封装时，在半导体衬底及焊盘上形成有介质层。然而，现有封装技术容易出现介质层开裂的问题。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够解决介质层容易开裂的问题。

为解决上述问题，本发明提供一种半导体结构及其形成方法，包括：提供衬底；在所述衬底上形成垫块，所述垫块包括与所述衬底相对的第一面、与第一面相对的第二面以及位于第一面和第二面之间的侧面，所述第二面与侧面相接处为棱边；采用含氢反应物形成覆盖所述衬底和所述棱边的介质层，所述介质层中含有硅氢键，所述介质层包括：覆盖衬底和所述棱边的第一介质层，所述第一介质层中硅氢键所占的摩尔百分比小于2.8％。

可选的，所述介质层为包括第一介质层的单层结构，或者，所述介质层为包括第一介质层的多层结构。

可选的，形成介质层的步骤中，所述介质层为三层结构，包括：两层所述第一介质层，以及位于两层第一介质层之间的第二介质层。

可选的，形成介质层的步骤中，所述介质层为双层结构，所述介质层还包括第二介质层，所述第二介质层位于所述第一介质层上，或者，所述第二介质层位于衬底和第一介质层之间。

可选的，所述第二介质层中硅氢键所占的摩尔百分比在2.8％～4％的范围内。

可选的，所述第一介质层中硅氢键所占的摩尔百分比在0～1.9％的范围内。

可选的，所述介质层的材料为氮化硅。

可选的，所述第一介质层的材料为氮化硅；

形成介质层的步骤中，通过等离子增强化学气相沉积工艺形成所述第一介质层；

形成所述第一介质层的工艺参数包括：射频功率为1000w～1500w，气体压强为3.7torr～4.7torr；

反应气体为硅烷、氨气和氮气，氨气与硅烷的流量比为0.25～0.35，氮气与硅烷的流量比为18～28。

可选的，衬底与第二介质层之间的第一介质层厚度为90埃～200埃，位于第二介质层上的第一介质层厚度为100埃～400埃。

可选的，所述第一介质层中杂质键所占的摩尔百分比小于6.5％。

可选的，所述介质层的厚度在4000埃～8000埃的范围内。

相应地，本发明还提供一种半导体结构，包括：衬底；位于衬底上的垫块，所述垫块包括与所述衬底相对的第一面、与第一面相对的第二面以及位于第一面和第二面之间的侧面，所述第二面与侧面相接处为棱边；覆盖所述衬底和所述棱边的介质层，所述介质层中含有硅氢键，所述介质层包括：覆盖衬底和所述棱边的第一介质层，第一介质层中硅氢键所占的摩尔百分比小于2.8％。

可选的，所述介质层为包括第一介质层的单层结构，或者，所述介质层为包括第一介质层的多层结构。

可选的，所述介质层为三层结构，包括：两层第一介质层，以及位于两层第一介质层之间的第二介质层。

可选的，所述介质层为双层结构，所述介质层包括位于衬底上的第一介质层和位于第一介质层上的第二介质层，或者，所述介质层包括位于衬底上的第二介质层以及位于第二介质层上的第一介质层。

可选的，所述第二介质层中硅氢键所占的摩尔百分比在2.8％～4％的范围内。

可选的，所述第一介质层中硅氢键所占的摩尔百分比在0～1.9％的范围内。

可选的，所述介质层的材料为氮化硅。

可选的，衬底与第二介质层之间第一介质层的厚度为90埃～200埃，位于第二介质层上的第一介质层厚度为100埃～400埃。

可选的，所述介质层的厚度在4000埃～8000埃的范围内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的半导体结构的形成方法通过减少所述第一介质层中硅氢键的含量，使第一介质层不容易产生悬挂键，从而增加介质层的稳定性。本发明第一介质层覆盖在衬底以及垫块的棱边这些容易出现裂纹的边角处，可以减小介质层出现开裂的几率。此外，低硅氢键含量的介质层薄膜在外界作用下翘曲变形小，在自身变形恢复或受到外界作用时产生的应力小，因此不容易产生裂缝。

可选方案中，所述介质层为由两层第一介质层和位于两层第一介质层之间的第二介质层形成的叠层结构。具有叠层结构的介质层缺陷覆盖能力好，两层第一介质层中硅氢键的含量低，能够减少介质层表面因应力集中产生的裂纹。

附图说明

图1至图4是本发明的半导体结构的形成方法各步骤一实施例的结构示意图；

图5是不同氮化硅薄膜在不同工作环境下的稳定性曲线图；

图6是不同氮化硅薄膜的热应力形变量和疲劳裂纹数与加热处理次数的关系图；

图7本发明的半导体结构一实施例的结构示意图。

具体实施方式

现有技术封装工艺中半导体结构存在诸多问题，例如：半导体结构中介质层容易开裂。

现有技术封装工艺中，所述介质层通常为氮化硅层，在形成氮化硅层的过程中，反应物包括含氢原子的气体，这容易使形成的氮化硅层中硅氢键含量较高。而硅氢键不稳定，在半导体结构形成过程的高温制程中，容易断裂。从而使氮化硅层中形成较多的悬挂键，导致氮化硅层稳定性差，容易产生裂纹。此外，高硅氢键含量的氮化硅层容易发生翘曲变形，导致在氮化硅层受到压力作用或自身形变恢复时，位于焊盘边缘区域的氮化硅层容易因应力集中而开裂。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法。包括：提供衬底；在所述衬底上形成垫块，所述垫块包括与所述衬底相对的第一面、与第一面相对的第二面以及位于第一面和第二面之间的侧面，所述第二面与侧面相接处为棱边；采用含氢反应物形成覆盖所述衬底和所述棱边的介质层，所述介质层中含有硅氢键，所述介质层包括：覆盖衬底和所述棱边的第一介质层，所述第一介质层中硅氢键所占的摩尔百分比小于2.8％。其中，半导体结构的形成方法通过减少所述第一介质层中硅氢键的含量，使第一介质层不容易产生悬挂键，从而增加介质层的稳定性。本发明第一介质层覆盖在衬底以及垫块的棱边这些容易出现裂纹的边角处，可以减小介质层出现开裂的几率。此外，低硅氢键含量的介质层薄膜在外界作用下翘曲变形小，在自身变形恢复或受到外界作用时产生的应力小，因此不容易产生裂缝。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施例做详细的说明。

请图1至图4，示出了本发明的半导体结构的形成方法一实施例各步骤的结构示意图。

需要说明的是，本实施例以半导体结构的封装方法为例对本发明的半导体结构的形成方法做详细说明。

请参考图1，提供衬底100，所述衬底100用于为形成半导体结构提供操作平台。

本实施例中，所述衬底100为芯片。在其他实施例中，所述衬底还可以为硅衬底，并且包括多个导电结构。

本实施例中，所述衬底100可以包括电子元件，例如：电阻器、电容器、信号分配器及他们的组合等。

请参考图2，在所述衬底100上形成垫块110，所述垫块110包括与所述衬底100相对的第一面、与第一面相对的第二面以及位于第一面和第二面之间的侧面，所述第二面与侧面相接处为棱边。

本实施例中，所述垫块110为焊盘，所述垫块110用于实现所述衬底100中的电子元件与外部电路的电连接。但是本发明对此不做限定，在其他实施例中，所述垫块可以为衬底上的测试单元或重布线层等。

结合参考图3和图4，所述图4为图3的局部放大图。采用含氢反应物形成覆盖所述衬底100和所述棱边的介质层120，所述介质层120中含有硅氢键，所述介质层120包括：覆盖衬底100和所述棱边的第一介质层，所述第一介质层中硅氢键所占的摩尔百分比小于2.8％。

因为所述第一介质层中硅氢键所占的摩尔百分比小于2.8％。第一介质层的稳定性好，且翘曲变形小，因此不容易开裂。

图5是氮化硅薄膜在不同的工作环境下的稳定性变化规律曲线图。

请参考图5，示出氮化硅薄膜在不同的工作环境下的变形量曲线图。横坐标表示氮化硅薄膜的工作条件。0、24h、48h及144h分别表示氮化硅薄膜在室内环境下工作0、24h、48h及144h；uhast48h表示氮化硅薄膜在湿度为 80％～90％；温度为125摄氏度的环境下工作48h。纵坐标表示与氮化硅薄膜翘曲变形量对应的应力值，应力值越大表示氮化硅薄膜的翘曲变形越小，稳定性越好。

曲线1示出现有技术一种氮化硅薄膜(硅氢键所占的摩尔百分比为2.8％～4％的氮化硅薄膜)的稳定性变化规律曲线；曲线2是本发明的氮化硅薄膜(硅氢键所占的摩尔百分比为0～1.9％的氮化硅薄膜)的稳定性变化规律曲线。

由图5的曲线1所示，在0～144h时，硅氢键含量为2.8％～4％的氮化硅薄膜的稳定性较高，对应的应力值在220～230gpa的范围内。然而，当氮化硅薄膜在湿度为80％～90％且温度为125摄氏度的环境下工作48h时，稳定性迅速下降，对应的应力值下降至190～200gpa。相对而言，由曲线2所示，在0～144h时，硅氢键含量为0％～1.9％的氮化硅薄膜的稳定性所对应的应力值在也在220～230gpa的范围内，然而当硅氢键含量为0％～1.9％的氮化硅薄膜在湿度为80％～90％且温度为125摄氏度的环境下工作48h时，稳定性下降较小，对应的应力值在190～200gpa的范围内。

也就是说，硅氢键含量较高的氮化硅薄膜在高温高湿的环境下的稳定性很差，这是由于氮化硅薄膜中的硅氢键在高温高湿环境下容易断裂形成悬挂键的缘故。而本发明中介质层采用硅氢键含量较低的氮化硅薄膜，氮化硅薄膜的稳定性较好，特别是在高温高湿环境下，低硅氢键含量的氮化硅薄膜的稳定性较现有技术的氮化硅薄膜有明显改善。

图6是不同氮化硅薄膜的热应力形变量和疲劳裂纹数与加热处理次数的关系图。

请参考图6，示出氮化硅薄膜的热应力形变和疲劳裂纹数随加热处理过程次数变化的曲线图。其中横坐标表示加热处理次数，所述加热处理使是指：在400～450摄氏度下加热120～170min；左侧纵坐标表示氮化硅薄膜的热应力形变，右侧纵坐标表示氮化硅薄膜的疲劳裂纹数。

在图6中，曲线3表示现有技术一种氮化硅薄膜(硅氢键所占的摩尔百分比为2.8％～4％的氮化硅薄膜)的热应力变形量随加热处理次数的变化曲线； 曲线4表示现有技术一种氮化硅薄膜(硅氢键所占的摩尔百分比为2.8％～4％的氮化硅薄膜)的疲劳裂纹数随加热处理次数变化的曲线；曲线5表示本发明的氮化硅薄膜(硅氢键所占的摩尔百分比为0～1.9％的氮化硅薄膜)的热应力变形量随加热处理次数的变化；曲线6表示本发明的氮化硅薄膜(硅氢键所占的摩尔百分比为0～1.9％的氮化硅薄膜)的疲劳裂纹数随加热处理次数的变化。

由图6中的曲线3和曲线5所示，在不对现有技术和本发明的氮化硅薄膜处理时，现有技术和本发明的氮化硅薄膜的热应力变形量相同；随着加热处理次数的增加本发明的氮化硅薄膜的热应力变形量小于现有技术氮化硅薄膜的热应力变形量。由图6中曲线4所示，现有技术的氮化硅薄膜在进行0～4次所述加热处理时，没有出现裂纹，当加热处理次数达到4次时出现4条裂纹，加热处理次数达到5次时出现9条裂纹；由图6中曲线6所示，本发明的氮化硅薄膜在进行0～5次所述加热处理时，均没有出现裂纹。

也就是说，现有技术高硅氢键含量的氮化硅薄膜在多次加热处理过程后的热应力变形量较大，因此在外界环境变化，自身形变恢复时产生的应力较大，从而容易导致裂纹的出现。而本发明低硅氢键含量的氮化硅薄膜在多次加热处理过程后的热应力变形量较小，自身形变恢复时产生的应力较小，具有很好的抗疲劳性，翘曲变形小，裂纹不容易产生。

需要说明的是，本实施例中，所述介质层120为用于对所述芯片进行封装的氮化硅层，用于保护衬底100免受外界高温高湿环境、紫外光及物理作用的损伤。但是本发明对此不做限定，所述介质层还可以为其他材料的薄膜，例如氮氧化硅等。

继续参考图4，需要说明的是，本实施例中，所述介质层120覆盖所述棱边，介质层120与所述棱边接触处容易在受到外界作用时出现应力集中现象，导致介质层120在与所述棱边接触处的表面形成裂纹。此外，本实施例中，所述介质层120还覆盖在衬底100上，从而在所述垫块110与衬底100接触处形成拐角。介质层120在所述拐角处也容易在受到外界作用时集中应力，导致介质层120拐角表面容易形成裂纹。

为减少所述裂纹的出现，本实施例中，所述介质层120为三层结构，包括： 两层所述第一介质层，以及位于两层第一介质层之间的第二介质层122，与衬底100接触的第一介质层为底层第一介质层121，位于第二介质层122上的第一介质层为顶层第一介质层123。

具体的，所述介质层120包括依次覆盖所述棱边的底层第一介质层121、第二介质层122和顶层第一介质层123。所述底层第一介质层121直接覆盖在所述棱边处，用于承受介质层120下方垫块110棱边处的应力，减少介质层120在与所述棱边接触处产生的裂纹。所述第二介质层122用于保护内部半导体元件，起防水和绝缘的作用，且第二介质层122的生成速度快，能够提高所述介质层120的生产速度。所述顶层第一介质层123在衬底100与垫块110相接的拐角处变形最大，用于承受所述拐角处的应力，减少介质层120在所述拐角处产生的裂纹。

需要说明的是，由于硅氢键化学性质不稳定，容易断裂形成悬挂键。为了进一步增加氮化硅薄膜的稳定性且减小翘曲变形的发生。本实施例中，所述底层第一介质层121和顶层第一介质层123中硅氢键所占的摩尔百分比在0～1.9％的范围内。

还需要说明的是，在降低所述底层第一介质层121和顶层第一介质层123中硅氢键含量的同时，底层第一介质层121和顶层第一介质层123中杂质键的含量也相应降低，具体的，底层第一介质层121和顶层第一介质层123中杂质键所占的摩尔百分比小于6.5％，本实施例中，底层第一介质层121和顶层第一介质层123中杂质键所占的摩尔百分比小于4％。

此外，如果所述底层第一介质层121的厚度较小，很难减小介质层120在与所述垫块110棱边接触处产生的裂纹；如果所述底层第一介质层121的厚度过大，容易给半导体结构集成度的提高造成困难。本实施例中，所述底层第一介质层121的厚度在90埃～200埃的范围内。

同样的，如果所述顶层第一介质层123的厚度过小容易在外界作用下产生裂纹；所述顶层第一介质层121的厚度过大，容易给半导体结构集成度的提高造成困难。因此，本实施例中，所述顶层第一介质层123的厚度在100埃～400埃的范围内。

本实施例中，形成所述介质层120的步骤包括：

如图4所示，形成覆盖所述棱边的底层第一介质层121；在所述底层第一介质层121上形成第二介质层122；在所述第二介质层122上形成顶层第一介质层123。

本实施例，通过等离子体增强化学气相沉积工艺形成所述底层第一介质层121和顶层第一介质层123。等离子体增强化学气相沉积工艺可以在较低温度下沉积氮化硅薄膜。但是，本发明对此不做限定，在其他实施例中，还可以通过低压化学气相沉积工艺形成所述底层第一介质层和顶层第一介质层。

需要说明的是，通过等离子体增强化学气相沉积工艺形成所述底层第一介质层121和顶层第一介质层123的工艺参数包括：射频功率，气体压强和反应气体等。射频功率，气体压强及反应气体中不同气体的含量比均会对形成的介质层薄膜中硅氢键的含量产生影响。要得到低硅氢键含量的介质层薄膜需综合考虑射频功率，气体压强和反应气体的影响。

具体的，本实施例中，所述射频功率为450～1250w，气体压强为2torr～3torr；反应气体为硅烷、氨气和氮气，其中，硅烷与氨气的流量比为1.2～1.7，氮气与氨气的流量比为：6.5～7.5。形成的底层第一介质层121和顶层第一介质层123中硅氢键与氮硅键的摩尔百分比为0～1.9％。

需要说明的是，本实施例中，采用相同的工艺参数形成所述底层第一介质层121和顶层第一介质层123。但是本发明对此不做限定，还可以采用不同的工艺参数形成所述底层第一介质层121和顶层第一介质层123。

还需要说明的是，本发明对所述形成底层第一介质层121和顶层第一介质层123的工艺参数不做限定，在其他实施例中，所述形成底层第一介质层121和顶层第一介质层123的工艺参数包括：射频功率为1000w～1500w，气体压强为3.7torr～4.7torr；反应气体为硅烷、氨气和氮气，其中，氨气与硅烷的流量比为0.25～0.35，氮气与硅烷的流量比为：18～28。形成的底层第一介质层121和顶层第一介质层123中硅氢键所占的摩尔百分比为0～1.9％。

在形成所述第二介质层122的过程中，氮气流量比重的增加会导致反应速率的降低。因此，为保证较高的介质层120形成速率，氮气流量比重不易过大， 也就是说，第二介质层122中硅氢键的含量不易过小，具体的，本实施例中，所述第二介质层122中硅氢键所占的摩尔百分比为2.8％～4％。

本实施例中，通过等离子体增强化学气相沉积工艺形成所述第二介质层122。等离子体增强化学气相沉积工艺可以在较低温度下沉积氮化硅薄膜。但是，本发明对此不做限定，在其他实施例中，还可以通过低压化学气相沉积工艺形成所述第二介质层122。

需要说明的是，通过等离子体增强化学气相沉积工艺形成所述第二介质层122的工艺参数包括：射频功率，气体压强和反应气体等。射频功率，气体压强及反应气体中不同气体的含量比均会对形成的介质层薄膜中硅氢键的含量产生影响。

具体的，本实施例中，所述射频功率为500～1000w，气体压强为2～3torr；反应气体为硅烷、氨气和氮气，其中，氨气与硅烷的流量比为6～8，氮气与硅烷的流量比为1～2。形成的第二介质层122中硅氢键所占的摩尔百分比为2.8％～4％。

但是本发明对此不做限定，形成所述第二介质层122的工艺参数还可以为1000w～1500w，气体压强为3.7torr～4.7torr；反应气体为硅烷、氨气和氮气，其中，硅烷与氮气的流量比为5％～10％，氨气与氮气的流量比为：2％～8％。形成的第二介质层122中硅氢键所占的摩尔百分比为2.8％～4％。

如果所述介质层120的厚度过小，很难起到保护衬底100中半导体元件的作用；如果所述介质层120的厚度过大，容易导致半导体结构集成度的降低。因此，本实施例中，所述介质层120的厚度在4000埃～8000埃的范围内，即所述第二介质层122的厚度在3400埃～7800埃的范围内。

需要说明的是，本实施例中，在形成所述介质层120的步骤之前，所述半导体结构的形成方法还包括：形成覆盖所述棱边的缓冲层130，所述缓冲层130用于缓冲作用在所述介质层120上的力，减少介质层120的开裂现象。

本实施例中，所述缓冲层130的材料为氧化硅。氧化硅与衬底100的结合性好，不易脱落，因此，能够很好地保护所述衬底100。

本实施例中，形成所述缓冲层130的步骤包括：形成覆盖所述棱边的缓冲 材料层；对所述缓冲材料层进行刻蚀去除所述垫块110中间区域上的缓冲材料层形成所述缓冲层130。

具体的，本实施例中，通过化学气相沉积工艺形成所述缓冲材料层。但是本发明对此不做限定，还可以通过物理气相沉积工艺或原子层沉积工艺形成所述缓冲材料层。

继续参考图3和图4，去除所述垫块110中间区域上的所述底层第一介质层121、第二介质层122和顶层第一介质层123，形成介电层。

具体的，可以通过干法或湿法刻蚀对所述底层第一介质层121、第二介质层122和顶层第一介质层123进行刻蚀，去除所述垫块110中间区域上的所述底层第一介质层121、第二介质层122和顶层第一介质层123。

需要说明的是，在去除所述垫块110中间区域上的所述底层第一介质层121、第二介质层122和顶层第一介质层123，形成介电层的步骤中，去除所述垫块110中间区域的缓冲材料层。

本实施例中，通过干法或湿法刻蚀去除所述垫块110中间区域上的缓冲材料层形成所述缓冲层130。

需要说明的是，本实施例是以三层结构的介质层120为例对本发明的半导体结构的形成方法进行详细说明的。但是，本发明对所述介质层的结构不做限定，在另一实施例中，形成介质层的步骤中，所述介质层为双层结构，所述介质层包括第一介质层和位于第一介质层上的第二介质层，或者，所述第二介质层包括位于衬底上的第二介质层和位于第二介质层上的第一介质层。所述第一介质层和第二介质层与本发明半导体结构的形成方法一实施例中底层第一介质层和第二介质层的形成方法相同，在此不多做赘述。

其次，在又一实施例中，述介质层为包括第一介质层的单层结构。所述底层第一介质层的形成方法与本发明半导体结构的形成方法一实施例中底层第一介质层或顶层第一介质层的形成方法相同，在此不多做赘述。

还需要说明的是，以上实施例是以半导体封装工艺为例对本发明半导体结构的形成方法进行详细说明的。但是，本发明对此不做限定，所述半导体结构的形成方法还可以用于其它半导体结构形成工艺中。

图7是本发明的半导体结构一实施例的结构示意图。

如图7所示，所述半导体结构包括：

衬底200，所述衬底200用于为形成半导体结构提供操作平台。

本实施例中，所述衬底200为芯片。但是本发明对此不做限定，所述衬底还可以为其它衬底，并且包括多个导电结构。

本实施例中，所述衬底200可以包括电子元件，例如：电阻器、电容器、信号分配器及他们的组合等。

形成于衬底200上的垫块210，所述垫块210包括与所述衬底200相对的第一面、与第一面相对的第二面以及位于第一面和第二面之间的侧面，所述第二面与侧面相接处为棱边。

本实施例中，所述垫块210为焊盘，所述垫块210用于实现所述衬底200中的电子元件与外部电路的电连接。但是本发明对此不做限定，在其他实施例中，所述垫块可以为所述衬底上的任一金属互连结构或其它结构。

覆盖所述衬底200和所述棱边的介质层220，所述介质层220中含有硅氢键，所述介质层220包括：覆盖衬底200和所述棱边的第一介质层，第一介质层中硅氢键所占的摩尔百分比小于2.8％。

本实施例中，所述介质层220为用于对所述芯片进行封装的氮化硅层，用于保护衬底200免受外界高温高湿环境、紫外光及物理作用的损伤。但是本发明对此不做限定，所述介质层还可以为实现其它用途的薄膜。

需要说明的是，所述介质层220覆盖所述棱边和衬底200，衬底200与所述垫块210接触的位置处、垫块210的棱边处容易在受到外界作用时出现应力集中现象，导致介质层220在与所述棱边接触处的表面形成裂纹。此外，所述介质层220在所述垫块210与衬底200接触处形成拐角，介质层220在所述拐角处也容易在受到外界作用时集中应力，导致介质层220拐角表面容易形成裂纹。为减少所述裂纹的出现，本实施例中，所述介质层220为三层结构，包括：两层第一介质层，以及位于两层第一介质层之间的第二介质层222，与所述衬底200接触的第一介质层为底层第一介质层221，位于第二介质层222上的第一介 质层为顶层第一介质层223。

具体的，所述介质层220由底层第一介质层221、第二介质层222和顶层第一介质层223构成。所述底层第一介质层221用于承受介质层220下方垫块210棱边处的应力，减少介质层220在与所述棱边接触处产生的裂纹。所述顶层第一介质层223用于承受所述拐角处的应力，减少介质层220在所述拐角处产生的裂纹。

需要说明的是，低硅氢键含量的介质层薄膜能够有效减少裂纹的出现。这是由于硅氢键化学性质不稳定，容易断裂形成悬挂键。为了进一步增加氮化硅薄膜的稳定性且减小翘曲变形的发生，，本实施例中，所述底层第一介质层221和顶层第一介质层223中硅氢键所占的摩尔百分比在0～1.9％的范围内。

还需要说明的是，底层第一介质层221和顶层第一介质层223中硅氢键所占的摩尔百分比降低的同时，底层第一介质层221和顶层第一介质层223中杂质键所占的摩尔百分比也相应降低。具体的，底层第一介质层221和顶层第一介质层223中杂质键所占的摩尔百分比小于6.5％。本实施例中，底层第一介质层221和顶层第一介质层223中杂质键所占的摩尔百分比小于4％。

此外，如果所述底层第一介质层221的厚度较小，很难减少介质层220在与所述垫块210棱边接触处产生的裂纹；所述底层第一介质层221的厚度过大，容易给半导体结构集成度的提高造成困难。本实施例中，所述底层第一介质层221的厚度在90埃～200埃的范围内。

同样的，如果所述顶层第一介质层223的厚度过小容易使顶层第一介质层223在外界作用下产生裂纹；所述顶层第一介质层223的厚度过大，容易给半导体结构集成度的提高造成困难。因此，本实施例中，所述顶层第一介质层223的厚度在100埃～400埃的范围内。

还需要说明的是，在形成所述第二介质层222的过程中，氮气流量比重的增加会导致反应速率的降低。因此，为保证较高的介质层220形成速率，氮气流量比重不易过大，也就是说，第二介质层222中硅氢键的含量不易过小，具体的，本实施例中，所述第二介质层222中硅氢键与氮硅键的摩尔百分比为 2.8％～4％。

如果所述介质层220的厚度过小，很难起到保护衬底200中半导体元件的作用；如果所述介质层220的厚度过大，容易导致半导体结构集成度的降低。因此，本实施例中，所述介质层220的厚度在4000埃～8000埃的范围内，即所述顶层第一介质层223的厚度在3400埃～7800埃的范围内。

需要说明的是，本实施例中，所述半导体结构还包括位于所述介质层220下方，覆盖所述棱边的缓冲层230。所述缓冲层230用于缓冲作用在所述介质层220上的力，减少介质层220的开裂现象。

本实施例中，所述缓冲层230的材料为氧化硅。氧化硅与衬底200的结合性好，不易脱落，因此，能够很好地保护所述衬底200。

本实施例中，形成所述缓冲层230的结构与现有技术相同在此不多做赘述。

需要说明的是，本实施例是以三层结构的介质层220为例对本发明的半导体结构进行详细说明的。但是，本发明对所述介质层的结构不做限定，在另一实施例中，所述介质层为双层结构，所述介质层包括位于衬底上的底层第一介质层和位于底层第一介质层上的第二介质层，或者，所述介质层包括位于衬底上的第二介质层以及位于第二介质层上的顶层第一介质层。所述底层第一介质层和顶层第一介质层与本发明半导体结构一实施例中底层第一介质层和顶层第一介质层的结构相同，在此不多做赘述。

在又一实施例中，所述介质层还可以为包括第一介质层的单层结构。所述第一介质层与本发明半导体结构一实施例中顶层第一介质层或底层第一介质层的结构相同，在此不多做赘述。

综上，半导体结构的形成方法通过减少所述第一介质层中硅氢键的含量，使第一介质层不容易产生悬挂键，从而增加介质层的稳定性。本发明第一介质层覆盖在衬底以及垫块的棱边这些容易出现裂纹的边角处，可以减小介质层出现开裂的几率。此外，低硅氢键含量的介质层薄膜在外界作用下翘曲变形小，在自身变形恢复或受到外界作用时产生的应力小，因此不容易产生裂缝。

此外，所述介质层为由两层第一介质层和位于两层第一介质层之间的第二介质层形成的叠层结构。具有叠层结构的介质层缺陷覆盖能力好，两层第一介质层中硅氢键的含量低，能够减少介质层表面因应力集中产生的裂纹数。第二介质层的形成速度快，能够提高介质层的生产速率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。