快闪存储器的形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种快闪存储器的形成方法。

背景技术：

快闪存储器是集成电路产品中一种重要的器件。快闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。快闪存储器具有集成度高、较快的存取速度和易于擦除等优点，因而得到广泛的应用。

快闪存储器分为两种类型：叠栅(stack gate)快闪存储器和分栅(split gate)快闪存储器。叠栅快闪存储器具有浮栅和位于浮栅的上方的控制栅。叠栅快闪存储器存在过擦除的问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为擦除栅极的字线。分栅快闪存储器能有效的避免过擦除效应。且分栅快闪存储器利用源端的热电子注入进行编程，具有更高的编程效率。

然而，现有的分栅快闪存储器存在严重的编程串扰失效的问题。

技术实现要素：

本发明解决的问题是提供一种快闪存储器的形成方法，降低快闪存储器出现编程串扰失效的程度。

为解决上述问题，本发明提供一种快闪存储器的形成方法，包括：提供半导体衬底，所述半导体衬底具有字线位线区和源线浮栅区，所述源线浮栅区位于相邻字线位线区之间；在部分半导体衬底上形成横跨所述字线位线区和源线浮栅区的浮栅氧化层和浮栅层，浮栅层位于浮栅氧化层上；在半导体衬底中形成横跨所述字线位线区和源线浮栅区的隔离层，所述隔离层位于浮栅氧化层和浮栅层两侧；形成介质层，所述介质层覆盖字线位线区的浮栅氧化层、浮栅层和隔离层，相邻介质层之间具有第一开口；在第一开口侧壁形成第一侧墙；以第一侧墙为掩膜去除第一开口底部的浮栅层和浮栅氧化层，在第一开口底部形成第二开口；在第一开口和第二开口中、及第一侧墙和介质层上形成源线膜；研磨去除第一侧墙和介质层上的源线膜，在第一开口和第二开口中形成源线层，所述研磨包括：主研磨，所述主研磨暴露出浮栅层上的第一侧墙和介质层、或者暴露出隔离层上的第一侧墙和介质层；主研磨后进行过研磨，根据隔离层顶部表面相对于浮栅层的顶部表面的高度获取所述过研磨的过研磨量；形成源线层后，去除字线位线区的介质层、浮栅层和浮栅氧化层，形成浮栅介质层和位于浮栅介质层上的浮栅；在暴露出的浮栅介质层和浮栅的侧壁形成字线结构。

可选的，所述过研磨量获取的方法为：设置所述过研磨量的修正量；将所述隔离层顶部表面相对于浮栅层的顶部表面的高度与所述修正量取和，得到过研磨量。

可选的，所述过研磨量与隔离层的顶部表面相对于浮栅层的顶部表面的高度呈线性关系。

可选的，所述过研磨量为过研磨速率和研磨时间的乘积；所述修正量为10埃～15埃；当所述隔离层的顶部表面相对于浮栅层的顶部的高度为100埃～500埃时，所述过研磨的时间为10.5秒～25.5秒，所述过研磨速率为10埃/秒～20埃/秒。

可选的，当所述隔离层的顶部表面相对于浮栅层的顶部表面的高度为500埃时，所述过研磨的时间为25.5秒；当所述隔离层的顶部表面相对于浮栅层的顶部表面的高度为400埃时，所述过研磨的时间为20.5秒；当所述隔离层的顶部表面相对于浮栅层的顶部表面的高度为300埃时，所述过研磨的时间为15.5秒；当所述隔离层的顶部表面相对于浮栅层的顶部表面的高度为200埃时，所述过研磨的时间为10.5秒。

可选的，当所述隔离层的顶部表面高于浮栅层的顶部表面时，所述主研磨暴露出隔离层上的第一侧墙和介质层；当所述隔离层的顶部表面低于浮栅层的顶部表面时，所述主研磨暴露出浮栅层上的第一侧墙和介质层；当所述隔离层的顶部表面与浮栅层的顶部表面齐平时，所述主研磨暴露出隔离层和浮栅层上的第一侧墙和介质层。

可选的，形成所述浮栅氧化层、浮栅层和隔离层的方法包括：在所述半导体衬底上形成浮栅氧化膜；在所述浮栅氧化膜上形成浮栅膜；在所述浮栅膜上形成第一掩膜材料层；图形化所述第一掩膜材料层、浮栅膜、浮栅氧化膜和部分半导体衬底，在所述半导体衬底上形成浮栅氧化层、位于浮栅氧化层上的浮栅层和位于浮栅层上的第一掩膜层，同时形成沟槽，所述沟槽位于相邻浮栅层、相邻浮栅氧化层和相邻第一掩膜层之间、以及半导体衬底中；在所述沟槽中以及所述第一掩膜层上形成隔离材料层；去除高于第一掩膜层顶部表面的隔离材料层，在所述沟槽中形成隔离层；去除高于第一掩膜层顶部表面的隔离材料层后，去除第一掩膜层。

可选的，形成所述第一侧墙的方法包括：在所述第一开口的侧壁和底部、以及介质层的顶部表面形成第一侧墙膜；去除介质层顶部表面、以及第一开口底部的第一侧墙膜，形成第一侧墙。

可选的，形成所述源线膜之前，还包括：在所述第二开口暴露出的浮栅层和浮栅氧化层的侧壁形成第二侧墙；形成第二侧墙后，在所述第二开口底部的半导体衬底中形成源区。

可选的，所述字线结构包括字线氧化层和字线，所述字线位于第一侧墙、浮栅和浮栅介质层的侧壁；所述字线氧化层位于第一侧墙与字线之间、浮栅和字线之间、浮栅介质层和字线之间、以及半导体衬底和字线之间。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的快闪存储器的形成方法，根据隔离层顶部表面相对于浮栅层的顶部表面的高度获取所述过研磨的过研磨量，使得完全去除介质层和第一侧墙上的源线膜后，对浮栅层上的第一侧墙和介质层的研磨损耗降低。因此避免浮栅层上的第一侧墙的高度过小，进而避免浮栅侧壁的字线结构的高度过小。后续会以字线结构为掩膜在半导体衬底中形成漏区。由于避免了浮栅侧壁的字线结构的高度过小，因此使得字线结构对漏区形成的阻碍作用较大。使得字线沟道的长度增加，进而使字线沟道的电阻增加，因而快闪存储器的漏电流减小。降低了快闪存储器的编程串扰的程度。

附图说明

图1是一种快闪存储器的结构示意图；

图2为沿着图1中切割线A-A1获得的示意图；

图3为沿着图1中切割线A2-A3获得的示意图；

图4至图23是本发明一实施例中快闪存储器形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的分栅快闪存储器存在严重的编程串扰失效的问题。

图1是一种快闪存储器的结构示意图，图2为沿着图1中切割线A-A1获得的示意图，图3为沿着图1中切割线A2-A3获得的示意图。

参考图1、图2和图3，快闪存储器的形成方法包括：提供半导体衬底100；在部分半导体衬底100上形成浮栅氧化层和浮栅层，浮栅层位于浮栅氧化层上；在半导体衬底中形成隔离层110，所述隔离层110位于浮栅氧化层和浮栅层两侧；形成横跨浮栅氧化层、浮栅层和隔离层的分立的介质层，相邻介质层之间具有第一开口，介质层所在的区域为字线位线区；在第一开口暴露出的介质层侧壁形成第一侧墙130；以第一侧墙130为掩膜去除第一开口底部的浮栅层和浮栅氧化层，在第一开口底部形成第二开口；在第一开口和第二开口中、及第一侧墙和介质层上形成源线膜；研磨去除第一侧墙130和介质层上的源线膜，在第一开口和第二开口中形成源线层140；形成源线层140后，去除字线位线区的介质层、浮栅层和浮栅氧化层，形成浮栅介质层120和位于浮栅介质层120上的浮栅121；在字线位线区形成字线151和字线氧化层，字线151位于第一侧墙130、浮栅121和浮栅介质层120的侧壁；所述字线氧化层位于第一侧墙130与字线151之间、浮栅121和字线151之间、浮栅介质层120和字线151之间、以及半导体衬底100和字线151之间。

对于多个快闪存储器，隔离层的顶部表面相对于浮栅层的顶部表面的高度差具有较大的波动。

研磨源线膜的过程包括主掩膜和主研磨后进行的过研磨。对于同一工艺制程，过研磨的时间设定为固定的值。

然而，上述方法形成的快闪存储器存在严重的编程串扰失效的问题，经研究发现，原因在于：

研磨源线膜之前，当隔离层的顶部表面高于浮栅层的顶部表面时，那么隔离层上的第一侧墙和介质层的顶部表面高于浮栅层上的第一侧墙和介质层的顶部表面，主研磨结束后，暴露出隔离层上的第一侧墙和介质层的顶部表面，浮栅层上的第一侧墙和介质层的顶部表面还剩余部分源线膜。且隔离层上的第一侧墙的顶部表面相对于浮栅层上的第一侧墙的顶部表面的高度越小时。主研磨结束后，浮栅层上的第一侧墙和介质层的顶部表面剩余的源线膜的厚度越小。在此情况下，过研磨的时间相对较长，导致去除浮栅层上剩余的源线膜后，会继续对浮栅层上的第一侧墙和介质层进行研磨，使得浮栅层上的第一侧墙受到较大的损耗，导致浮栅层上的第一侧墙的高度过小。

研磨源线膜之前，当隔离层的顶部表面低于浮栅层的顶部表面时，那么隔离层上的第一侧墙和介质层的顶部表面低于浮栅层上的第一侧墙和介质层的顶部表面。主研磨结束后，暴露出浮栅层上的第一侧墙和介质层的顶部表面，隔离层上的第一侧墙和介质层的顶部表面还剩余部分源线膜。且隔离层上的第一侧墙的顶部表面相对于浮栅层上的第一侧墙的顶部表面的高度越小时，主研磨结束后，隔离层上的第一侧墙和介质层的顶部表面剩余的源线膜的厚度越小。在此情况下，研磨的时间越长，导致对浮栅层上的第一侧墙的研磨损耗越大。导致浮栅层上的第一侧墙的高度过小。

后续需要以字线和字线氧化层为掩膜，采用离子注入工艺在半导体衬底中形成漏区。由于浮栅层上的第一侧墙的高度过小，因此导致浮栅层侧壁的字线和字线氧化层的高度过小。字线和字线氧化层对离子注入的阻碍作用过小，使得漏区部分位于字线和字线氧化层底部的半导体衬底中。导致减小了字线沟道的长度，相应的，减小了字线沟道的电阻，因而导致漏电流增大。导致快闪存储器出现严重的编程串扰。

在此基础上，本发明提供一种快闪存储器的形成方法，包括：提供半导体衬底，所述半导体衬底具有字线位线区和源线浮栅区，所述源线浮栅区位于相邻字线位线区之间；在部分半导体衬底上形成横跨所述字线位线区和源线浮栅区的浮栅氧化层和浮栅层，浮栅层位于浮栅氧化层上；在半导体衬底中形成横跨所述字线位线区和源线浮栅区的隔离层，所述隔离层位于浮栅氧化层和浮栅层两侧；形成介质层，所述介质层覆盖字线位线区的浮栅氧化层、浮栅层和隔离层，相邻介质层之间具有第一开口；在第一开口侧壁形成第一侧墙；以第一侧墙为掩膜去除第一开口底部的浮栅层和浮栅氧化层，在第一开口底部形成第二开口；在第一开口和第二开口中、及第一侧墙和介质层上形成源线膜；研磨去除第一侧墙和介质层上的源线膜，在第一开口和第二开口中形成源线层，所述研磨包括：主研磨，所述主研磨暴露出浮栅层上的第一侧墙和介质层、或者暴露出隔离层上的第一侧墙和介质层；主研磨后进行过研磨，根据隔离层顶部表面相对于浮栅层的顶部表面的高度获取所述过研磨的过研磨量；形成源线层后，去除字线位线区的介质层、浮栅层和浮栅氧化层，形成浮栅介质层和位于浮栅介质层上的浮栅；在暴露出的浮栅介质层和浮栅的侧壁形成字线结构。

根据隔离层顶部表面相对于浮栅层的顶部表面的高度获取所述过研磨的过研磨量，使得完全去除介质层和第一侧墙上的源线膜后，对浮栅层上的第一侧墙和介质层的研磨损耗降低。因此避免浮栅层上的第一侧墙的高度过小，进而避免浮栅侧壁的字线结构的高度过小。后续会以字线结构为掩膜在半导体衬底中形成漏区。由于避免了浮栅侧壁的字线结构的高度过小，因此使得字线结构对漏区形成的阻碍作用较大。使得字线沟道的长度增加，进而使字线沟道的电阻增加，因而快闪存储器的漏电流减小。降低了快闪存储器的编程串扰的程度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图23是本发明一实施例中快闪存储器形成过程的结构示意图。

参考图4，提供半导体衬底200，所述半导体衬底200具有字线位线区和源线浮栅区，所述源线浮栅区位于相邻字线位线区之间。

所述半导体衬底200为形成快闪存储器提供工艺平台。

所述半导体衬底200的材料可以为硅、锗或者锗化硅。所述半导体衬底200还可以绝缘体上硅(SOI)、绝缘体上锗(GeOI)或绝缘体上锗化硅(SiGeOI)。本实施例中，所述半导体衬底200的材料单晶硅。

本实施例中，所述源线浮栅区位于所述字线位线区的两侧。

接着，在部分半导体衬底200上形成横跨所述字线位线区和源线浮栅区的浮栅氧化层和浮栅层，浮栅层位于浮栅氧化层上；在半导体衬底200中形成横跨所述字线位线区和源线浮栅区的隔离层，所述隔离层位于浮栅氧化层和浮栅层两侧。

下面具体介绍形成浮栅氧化层、浮栅层和隔离层的方法。

继续参考图4，在所述半导体衬底200上形成浮栅氧化膜210；在所述浮栅氧化膜210上形成浮栅膜220；在所述浮栅膜220上形成第一掩膜材料层230。

所述浮栅氧化膜210隔离浮栅膜220和半导体衬底200。所述浮栅氧化膜210用于后续形成浮栅介质层。浮栅氧化膜210的形成工艺为沉积工艺或氧化工艺。所述浮栅氧化膜210的材料为二氧化硅。

所述浮栅膜220用于后续形成浮栅。所述浮栅膜220的形成工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。所述浮栅膜220的材料为多晶硅。

第一掩膜材料层230用于后续形成第一掩膜层。所述第一掩膜材料层230的形成工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。所述第一掩膜材料层230可以是单层结构，也可以为叠层结构。当第一掩膜材料层230为单层结构时，第一掩膜材料层230的材料可以为氮化硅、氮氧化硅或氮碳化硅。当第一掩膜材料层230为叠层结构时，叠层结构中的每一层的材料可以为氮化硅、氮氧化硅或氮碳化硅。

所述浮栅氧化膜210、浮栅膜220和第一掩膜材料层230的厚度可以根据工艺需要而设定。

参考图5，图形化所述第一掩膜材料层230(参考图4)、浮栅膜220(参考图4)、浮栅氧化膜210(参考图4)和部分半导体衬底200，在所述半导体衬底200上形成浮栅氧化层211、位于浮栅氧化层211上的浮栅层221和位于浮栅层221上的第一掩膜层231，同时形成沟槽240，所述沟槽240位于相邻浮栅层221、相邻浮栅氧化层211和相邻第一掩膜层231之间、以及半导体衬底200中。

本实施例中，在第一掩膜材料层230上形成图形化的光刻胶层，所述图形化的光刻胶层定义出沟槽240的位置；以所述图形化的光刻胶层为掩膜，刻蚀第一掩膜材料层230、浮栅膜220和浮栅氧化膜210和部分半导体衬底200，形成沟槽240、浮栅氧化层211、浮栅层221和第一掩膜层231；然后去除所述图形化的光刻胶层。

在其它实施例中，在第一掩膜材料层上形成图形化的光刻胶层，所述图形化的光刻胶层定义出沟槽的位置；以所述图形化的光刻胶层为掩膜，刻蚀第一掩膜材料层，形成第一掩膜层；然后以所述第一掩膜层为掩膜刻蚀浮栅膜和浮栅氧化膜和部分半导体衬底，形成沟槽、浮栅氧化层、浮栅层；形成第一掩膜层后，去除所述图形化的光刻胶层。

参考图6，在所述沟槽240中以及所述第一掩膜层231上形成隔离材料层250。

所述隔离材料层250的材料为绝缘介质材料，如氧化硅。形成所述隔离材料层250的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺、高密度等离子体化学气相沉积工艺或流体化学气相沉积工艺。

形成隔离材料层250后，且在后续去除高于第一掩膜层231顶部表面的隔离材料层250前，还可以对隔离材料层250进行快速热退火，以增强隔离材料层250的致密性。

参考图7，去除高于第一掩膜层231顶部表面的隔离材料层250，在所述沟槽240中形成隔离层251。

去除高于第一掩膜层231顶部表面的隔离材料层250的工艺为平坦化工艺，如化学机械研磨工艺。

本实施例中，研磨去除高于第一掩膜层231顶部表面的隔离材料层250。

去除高于第一掩膜层231顶部表面的隔离材料层250过程中第一掩膜层231的厚度、对第一掩膜层231的研磨程度、以及对隔离材料层250的研磨程度会影响隔离层251的顶部表面相对于浮栅层221的顶部表面的高度。第一掩膜层231的厚度越小，隔离层251的顶部表面相对于浮栅层221的顶部表面的高度越小。随着隔离材料层250的研磨程度相对于对第一掩膜层231的研磨程度越大，隔离层251的顶部表面相对于浮栅层221顶部表面的高度先变小后变大。

因此，对于多个快闪存储器，受到第一掩膜层231的厚度的波动和平坦化程度的工艺波动性，使得隔离层251的顶部表面相对于浮栅层221顶部表面的高度的也具有较大的波动。

形成隔离层251后，隔离层251的顶部表面高于浮栅层221的顶部表面；或者隔离层251的顶部表面低于浮栅层221的顶部表面；或者隔离层251的顶部表面与浮栅层221的顶部表面齐平。

参考图8，去除高于第一掩膜层231顶部表面的隔离材料层250后，去除第一掩膜层231(参考图7)。

去除第一掩膜层231的工艺为湿法刻蚀工艺或干法刻蚀工艺。

当第一掩膜层231的材料为氮化硅时，可以采用热磷酸溶液去除第一掩膜层231。

结合参考图9、图10和图11，图9为在图8基础上形成的示意图，图10为沿着图9中切割线B-B1获得的剖面图，图11为沿着图9中切割线B2-B3获得的剖面图，形成介质层260，所述介质层260覆盖字线位线区的浮栅氧化层211、浮栅层221和隔离层251，相邻介质层260之间具有第一开口261。

形成介质层260的方法包括：在所述浮栅氧化层211、浮栅层221和隔离层251上形成介质膜(未图示)；在所述介质膜上形成图形化的第二掩膜层，第二掩膜层覆盖字线位线区的介质膜且暴露出源线浮栅区的介质膜；以第二掩膜层为掩膜刻蚀去除源线浮栅区的介质膜，形成介质层260。

结合参考图12和图13，图12为在图10基础上形成的示意图，图13为在图11基础上形成的示意图，在第一开口261侧壁形成第一侧墙270。

所述第一侧墙270的材料为氧化硅或氮氧化硅。

形成所述第一侧墙270的方法包括：在所述第一开口261的侧壁和底部、以及介质层260的顶部表面形成第一侧墙膜(未图示)；去除介质层260顶部表面、以及第一开口261底部的第一侧墙膜，形成第一侧墙270。

形成所述第一侧墙膜的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺或者原子层沉积工艺。去除介质层260顶部表面、以及第一开口261底部的第一侧墙膜的工艺为回刻蚀工艺。具体的，去除介质层260顶部表面、以及第一开口261底部的第一侧墙膜的工艺可以为自对准蚀刻工艺。

参考图14，图14为在图13基础上形成的示意图，以第一侧墙270为掩膜去除第一开口261底部的浮栅层221和浮栅氧化层211，在第一开口261底部形成第二开口262。

以第一侧墙270为掩膜，刻蚀第一开口261底部的浮栅层221和浮栅氧化层211直至暴露出半导体衬底200的表面，在第一开口261底部形成第二开口262。

参考图15，在所述第二开口262暴露出的浮栅层221和浮栅氧化层211侧壁形成第二侧墙271；在所述第二开口262底部的半导体衬底200中形成源区280。

所述第二侧墙271的材料为氧化硅或氮氧化硅。

形成源区280的方法为：以所述第一侧墙270和第二侧墙271为掩膜，对第二开口262底部的半导体衬底200进行源离子注入，形成源掺杂区；然后对所述源掺杂区进行源退火处理，形成源区。

所述源退火处理用于激活源掺杂区中的离子，并修复源离子注入引起的半导体衬底200内的晶格损伤。

接着，结合参考图16和图17，图16为在图12基础上形成的示意图，图17为在图15基础上形成的示意图，在第一开口261和第二开口262中、及第一侧墙270和介质层260上形成源线膜290。

所述源线膜290的材料为多晶硅。

形成源线膜290的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。

结合参考图18和图19，图18为在图16基础上形成的示意图，图19为在图17基础上形成的示意图，研磨去除第一侧墙270和介质层260上的源线膜290，在第一开口261和第二开口262中形成源线层291，所述研磨包括：主研磨，所述主研磨暴露出浮栅层221上的第一侧墙270和介质层260、或者暴露出隔离层251上的第一侧墙270和介质层260；主研磨后进行过研磨，根据隔离层251顶部表面相对于浮栅层221的顶部表面的高度获取所述过研磨的过研磨量。

主研磨的结束节点为研磨到第一侧墙270的临界时刻。主研磨后，进行过研磨。所述过研磨的作用是保证将介质层260和第一侧墙270上的源线膜290完全去除。因此所述过研磨会研磨部分第一侧墙270。

研磨源线膜290后位于浮栅层221上的第一侧墙270的高度会受到过研磨量和隔离层251的顶部表面相对于浮栅层221的顶部表面的高度的影响。

具体的，研磨源线膜290之前，隔离层251的顶部表面相对于浮栅层221的顶部表面的高度越小，隔离层251上的介质层260的顶部表面相对于浮栅层221上的介质层260的顶部表面的高度越小，相应的，隔离层251上的第一侧墙270的顶部表面相对于浮栅层221上的第一侧墙270的顶部表面的高度越小。

需要说明的是，研磨源线膜290之前，当隔离层251的顶部表面高于浮栅层221的顶部表面时，隔离层251上的第一侧墙270和介质层260的顶部表面高于浮栅层221上的第一侧墙270和介质层260的顶部表面。主研磨结束后，暴露出隔离层251上的第一侧墙270和介质层260的顶部表面，浮栅层221上的第一侧墙270和介质层260的顶部表面还剩余部分源线膜290。且隔离层251上的第一侧墙270的顶部表面相对于浮栅层221上的第一侧墙270的顶部表面的高度越小时，主研磨结束后，浮栅层221上的第一侧墙270和介质层260的顶部表面剩余的源线膜290的厚度越小。

研磨源线膜290之前，当所述隔离层251的顶部表面低于浮栅层221的顶部表面时，隔离层251上的第一侧墙270和介质层260的顶部表面低于浮栅层221上的第一侧墙270和介质层260的顶部表面。主研磨结束后，暴露出浮栅层221上的第一侧墙270和介质层260的顶部表面，隔离层251上的第一侧墙270和介质层260的顶部表面还剩余部分源线膜。且隔离层251上的第一侧墙270的顶部表面相对于浮栅层221上的第一侧墙270的顶部表面的高度越小时，主研磨结束后，隔离层251上的第一侧墙270和介质层260的顶部表面剩余的源线膜290的厚度越小。

研磨源线膜290之前，当所述隔离层251的顶部表面与浮栅层221的顶部表面齐平时，隔离层251上的第一侧墙270和介质层260的顶部表面齐平于浮栅层221上的第一侧墙270和介质层260的顶部表面。主研磨结束后，暴露出浮栅层221和隔离层251上的第一侧墙270和介质层260，没有剩余的源线膜290。

本实施例中，为了降低研磨源线膜290过程中对浮栅层221上的第一侧墙270的研磨损耗，根据隔离层251顶部表面相对于浮栅层221的顶部表面的高度获取所述过研磨的过研磨量。

所述过研磨量获取的方法为：设置所述过研磨量的修正量；将所述隔离层顶部表面相对于浮栅层的顶部表面的高度与所述修正量取和，得到过研磨量。

本实施例中，所述修正量为10埃～15埃。在其它实施例中，可以根据工艺的要求设置所述修正量的具体数值。

所述隔离层251的顶部表面相对于浮栅层221的顶部表面的高度越小，所述过研磨量越小。本实施例中，所述过研磨量与隔离层251的顶部表面相对于浮栅层221的顶部表面的高度呈线性关系。

所述过研磨量为过研磨速率和研磨时间的乘积。

本实施例中，所述过研磨速率为10埃/秒～20埃/秒，修正量为10埃～15埃。相应的，当所述隔离层251的顶部表面相对于浮栅层221的顶部表面的高度为100埃～500埃时，所述过研磨的时间为10.5秒～25.5秒。

具体的，当所述隔离层251的顶部表面相对于浮栅层221的顶部表面的高度为500埃时，所述过研磨的时间为25.5秒；当所述隔离层251的顶部表面相对于浮栅层221的顶部表面的高度为400埃时，所述过研磨的时间为20.5秒；当所述隔离层251的顶部表面相对于浮栅层221的顶部表面的高度为300埃时，所述过研磨的时间为15.5秒；当所述隔离层251的顶部表面相对于浮栅层221的顶部表面的高度为200埃时，所述过研磨的时间为10.5秒。

结合参考图20和图21，图20为在图18基础上形成的示意图，图21为在图19基础上形成的示意图，形成源线层291后，去除字线位线区的介质层260、浮栅层221和浮栅氧化层211，形成浮栅介质层212和位于浮栅介质层212上的浮栅222。

所述浮栅介质层212和浮栅222位于所述源线浮栅区的部分半导体衬底200上。

去除字线位线区的介质层260、浮栅层221和浮栅氧化层211的工艺为湿法刻蚀工艺或者干法刻蚀工艺。

结合参考图22和图23，图22为在图20基础上形成的示意图，图23为在图21基础上形成的示意图，在暴露出的浮栅介质层212和浮栅222的侧壁形成字线结构。

所述字线结构位于字线位线区的半导体衬底200上。

所述字线结构包括字线氧化层300和字线301，所述字线301位于第一侧墙270、浮栅222和浮栅介质层212的侧壁；所述字线氧化层300位于第一侧墙270与字线301之间、浮栅222和字线301之间、浮栅介质层212和字线301之间、以及半导体衬底200和字线301之间。

所述字线氧化层300的材料为氧化硅。

所述字线301的材料为多晶硅。

形成字线氧化层300和字线301的方法包括：在所述字线位线区的半导体衬底200表面、字线位线区暴露出的浮栅222和浮栅介质层212的侧壁、以及源线层291和第一侧墙270上形成字线氧化膜；在所述字线氧化膜上形成字线膜；回刻蚀字线膜和字线氧化膜，以去除源线层291和第一侧墙270上的字线膜和字线氧化膜、以及字线位线区的半导体衬底200表面的字线膜和字线氧化膜，形成字线氧化层300和字线301。

所述字线氧化层300对应字线氧化膜，所述字线301对应字线膜。

所述字线301与源线层291之间通过字线氧化层300和第一侧墙270隔离。

所述字线结构的高度受到第一侧墙270的高度的影响。具体的，第一侧墙270的高度越小，字线结构的高度越小。所述字线结构的高度指的是垂直于半导体衬底200表面方向的尺寸。

本实施例中，由于避免了浮栅层上的第一侧墙的高度过小，因此避免浮栅222侧壁的字线结构的高度过小。

接着，在所述字线301的侧壁形成字线侧墙302；以所述字线侧墙302和字线结构为掩膜，对字线侧墙302侧部的半导体衬底200进行漏离子注入，在字线侧墙302侧部的半导体衬底200中形成漏掺杂区；然后对所述漏掺杂区进行漏退火处理，形成漏区281。

所述漏区281位于相邻的字线结构之间。所述漏区281用于电学连接位线。

由于避免了浮栅222侧壁的字线结构的高度过小，使得字线结构对漏区281形成的阻碍作用较大。具体的，字线结构的高度越大，在进行漏离子注入的过程中，对漏离子注入的阻碍程度越大，越不易将漏离子穿过字线结构而注入到半导体衬底200中。因此使得字线沟道的长度增加，进而使字线沟道的电阻增加，因而快闪存储器的漏电流减小。降低了快闪存储器的编程串扰的程度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。