一种8TCIS像素区面积减小的方法与流程

本发明涉及半导体制造领域，更具体地说，本发明涉及一种8T CIS像素区面积减小的方法。

背景技术：

对于CIS(CMOS Image Sensor，CMOS图像传感器)产品的8T(8晶体管)结构，根据设计原理需要2颗电容来存储信号并加以运算，传统的8T结构中的电容采用SiO2作为介电层，使得电容所占面积较大，并最终增加芯片的面积。

由此，在本领域中，希望的是，能够提供一种8T CIS像素区面积减小的方法。

技术实现要素：

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够减小8T CIS像素区面积的方法。

为了实现上述技术目的，根据本发明，提供了一种8T CIS像素区面积减小的方法，包括：

第一步骤：执行制造8T CIS器件的工艺，直到执行完形成栅极氧化物之前的步骤；

第二步骤：在硅衬底表面覆盖一个高介电材料层；

第三步骤：利用光刻及刻蚀处理对高介电材料层进行处理，以留下8T CIS器件中的预定区域的高介电材料层；

第四步骤：执行制造8T CIS器件的后续工艺，从而形成输入输出器件氧化层、核心器件氧化层、电容器高介电材料层和CMOS器件栅极多晶硅。

优选地，高介电材料层的材料为Al2O3、HfO2、ZrO2中的一种或多种。

优选地，在第三步骤，留下8T CIS器件中的传感器电容器区域上的高介电材料层。

为了实现上述技术目的，根据本发明，提供了一种8T CIS像素区面积减小的方法，包括：

第一步骤：执行制造8T CIS器件的工艺，直到执行完形成栅极氧化物之前的步骤；

第二步骤：在硅衬底上形成输入输出器件氧化层；

第三步骤：在器件结构上覆盖一个高介电材料层；

第四步骤：利用光刻及刻蚀处理对高介电材料层进行处理，以留下8T CIS器件中的预定区域的高介电材料层；

第五步骤：执行制造8T CIS器件的后续工艺，从而形成核心器件氧化层、电容器高介电材料层和CMOS器件栅极多晶硅。

优选地，在第四步骤，留下8T CIS器件中的传感器电容器区域上的高介电材料层。

优选地，高介电材料层的材料为Al2O3、HfO2、ZrO2中的一种或多种。

为了实现上述技术目的，根据本发明，提供了一种8T CIS像素区面积减小的方法，包括：

第一步骤：执行制造8T CIS器件的工艺，直到执行完形成栅极氧化物之前的步骤；

第二步骤：在硅衬底上形成输入输出器件氧化层和核心器件氧化层；

第三步骤：在器件结构上覆盖一个高介电材料层；

第四步骤：利用光刻及刻蚀处理对高介电材料层进行处理，以留下8T CIS器件中的预定区域的高介电材料层；

第五步骤：执行制造8T CIS器件的后续工艺，从而形成电容器高介电材料层和CMOS器件栅极多晶硅。

优选地，在第四步骤，留下8T CIS器件中的传感器电容器区域上的高介电材料层。

优选地，高介电材料层的材料为Al2O3、HfO2、ZrO2中的一种或多种。

本发明提出了一种通过使用高介电材料取代SiO2来获得高电容密度的方法，减小了8T CIS中电容器件所占的面积，从而最终减小芯片的尺寸。而且，本发明还可以通过增加一次栅极氧化层的形成工艺来获得介电层。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据本发明优选实施例的8T CIS像素区面积减小的方法的第一示例的流程图。

图2示意性地示出了根据本发明优选实施例的8T CIS像素区面积减小的方法的第二示例的流程图。

图3示意性地示出了根据本发明优选实施例的8T CIS像素区面积减小的方法的第三示例的流程图。

图4示意性地示出了CIS器件结构示意图。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

在平行板电容中，相同面积下高介电材料可以获得更大电容，从而当所需电容值一定时，使用高介电材料的电容器件面积要小于低介电材料。在本发明中，通过增加一次栅极氧化层的形成工艺，将8T CIS中的两颗电容的介电材料做成高介电材料。由此，理论计算可降电容面积减小到原先的1/10以上。

<第一示例>

图1示意性地示出了根据本发明优选实施例的8T CIS像素区面积减小的方法的第一示例的流程图。作为参考，图4示意性地示出了CIS器件结构示意图。

如图1所示，根据本发明优选实施例的8T CIS像素区面积减小的方法的第一示例包括：

第一步骤S1：执行制造8T CIS器件的工艺，直到执行完形成栅极氧化物之前的步骤；

例如，在第一步骤S1，在硅衬底100中形成CIS光电二极管PD区域10和浅沟槽隔离70。

第二步骤S2：在硅衬底100表面覆盖一个高介电材料层；

第三步骤S3：利用光刻及刻蚀处理对高介电材料层进行处理，以留下8T CIS器件中的预定区域的高介电材料层；

例如，在第三步骤S3，留下8T CIS器件中的传感器电容器60区域上的高介电材料层。

第四步骤S4：执行制造8T CIS器件的后续工艺，从而形成输入输出器件氧化层30、核心器件氧化层40、电容器高介电材料层50和CMOS器件栅极多晶硅20。

优选地，高介电材料层的材料为Al2O3、HfO2、ZrO2中的一种或多种。

<第二示例>

图2示意性地示出了根据本发明优选实施例的8T CIS像素区面积减小的方法的第二示例的流程图。

如图2所示，根据本发明优选实施例的8T CIS像素区面积减小的方法的第二示例包括：

第一步骤S1：执行制造8T CIS器件的工艺，直到执行完形成栅极氧化物之前的步骤；

例如，在第一步骤S1，在硅衬底100中形成CIS光电二极管PD区域10和浅沟槽隔离70。

第二步骤S2：在硅衬底100上形成输入输出器件氧化层30；

第三步骤S3：在器件结构上覆盖一个高介电材料层；

第四步骤S4：利用光刻及刻蚀处理对高介电材料层进行处理，以留下8T CIS器件中的预定区域的高介电材料层；

例如，在第四步骤S4，留下8T CIS器件中的传感器电容器60区域上的高介电材料层。

第五步骤S5：执行制造8T CIS器件的后续工艺，从而形成核心器件氧化层40、电容器高介电材料层50和CMOS器件栅极多晶硅20。

优选地，高介电材料层的材料为Al2O3、HfO2、ZrO2中的一种或多种。

<第三示例>

图3示意性地示出了根据本发明优选实施例的8T CIS像素区面积减小的方法的第三示例的流程图。

如图3所示，根据本发明优选实施例的8T CIS像素区面积减小的方法的第三示例包括：

第一步骤S1：执行制造8T CIS器件的工艺，直到执行完形成栅极氧化物之前的步骤；

例如，在第一步骤S1，在硅衬底100中形成CIS光电二极管PD区域10和浅沟槽隔离70。

第二步骤S2：在硅衬底100上形成输入输出器件氧化层30和核心器件氧化层40；

第三步骤S3：在器件结构上覆盖一个高介电材料层；

第四步骤S4：利用光刻及刻蚀处理对高介电材料层进行处理，以留下8T CIS器件中的预定区域的高介电材料层；

例如，在第四步骤S4，留下8T CIS器件中的传感器电容器60区域上的高介电材料层。

第五步骤S5：执行制造8T CIS器件的后续工艺，从而形成电容器高介电材料层50和CMOS器件栅极多晶硅20。

优选地，高介电材料层的材料为Al2O3、HfO2、ZrO2中的一种或多种。

由此，本发明提出了一种通过使用高介电材料取代SiO₂来获得高电容密度的方法，减小了8T CIS中电容器件所占的面积，从而最终减小芯片的尺寸。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个元素”的引述意味着对一个或多个元素的引述，并且包括本领域技术人员已知的它的等价物。类似地，作为另一示例，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。