半导体装置的制造方法与流程

本公开涉及半导体装置的制造方法。

背景技术：

半导体集成电路(ic)产业历经了快速成长。ic材料及设计上的技术进步已产生了数代的ic，其中每一代皆比前一代具有体积更小且更精密的电路。在ic发展的进程上，功能密度(即，每一芯片之内连线装置的数量)逐渐增加的同时，几何尺寸(即，利用工艺步骤可以产生的最小元件(或线))逐渐缩小。

此微缩化(scalingdown)工艺通常可提供增加产率及降低相关成本的益处。此微缩化亦增加了ic处理及制造的复杂度。为了实现这些进步，需要ic处理及制造的类似发展。其中一方面为介于晶体管与其他装置之间的导线或互连结构。尽管现存的制造ic装置的方法通常已足以应付其需求，但仍未在所有方面皆完全地满足。例如，在形成接触窗的方面仍存在许多挑战。

技术实现要素：

本公开提供许多制造半导体装置的不同的实施例，其提供一或多个对于现存方法的改良。在一实施例中，制造半导体装置的方法包括：形成第一栅极堆叠于基底上方。第一栅极堆叠包括栅极电极、设置于栅极电极上方的第一硬掩模(hm)及沿着该第一栅极堆叠的侧壁的侧壁间隔物。该方法亦包括：形成第一介电层于第一栅极堆叠上方；形成第二硬掩模于第一硬掩模及侧壁间隔物的顶表面上方；形成第二介电层于第二硬掩模及第一介电层上方；及移除第二介电层及第一介电层以形成沟槽并暴露基底的一部分，而第二硬掩模设置于第一栅极堆叠上方。

于另一实施例中，方法包括提供初始结构。初始结构包括形成栅极结构于基底上方。栅极结构包括第一硬掩模(hm)及沿着栅极结构侧壁的侧壁间隔物。方法亦包括形成源极/漏极(s/d)特征于邻近栅极结构的基底中；形成第一介电层于栅极结构上方，其中其中源极/漏极(s/d)特征埋置于第一介电层中；形成第二硬掩模于第一硬掩模极侧壁间隔物的顶表面上方；形成第二介电层于栅极结构上方；移除第二及第一介电层以形成沟槽，而栅极结构被第二硬掩模所保护；及形成导电特征于沟槽中。

在又一实施例中，半导体装置包括：形成第一栅极结构及第二栅极结构于基底上方。第一栅极结构包括第一硬掩模(hm)层及沿着第一栅极结构的侧壁的侧壁间隔物，且第二栅极结构包括包括第一硬掩模(hm)层及沿着第二栅极结构的侧壁的侧壁间隔物。方法亦包括形成源极/漏极(s/d)特征于基底中；形成第一介电层于第一及第二栅极结构上方；形成第二介电层于第二硬掩模上方；移除第二及第一介电层以形成沟槽，而栅极结构被第二硬掩模所保护；及形成导电特征于沟槽中。

附图说明

以下将配合所附附图详述本公开的实施例，应注意的是，依照工业上的标准实施，以下附图并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本公开的特征。而在说明书及附图中，除了特别说明外，同样或类似的元件将以类似的符号表示。

图1是根据一些实施例，制造半导体装置的例示方法的流程图。

图2-图8是根据一些实施例，例示制造半导体装置的剖面图。

附图标记说明：

方法100

步骤102

步骤104

步骤106

步骤108

步骤110

步骤112

步骤114

半导体装置200

初始结构205

基底210

隔离特征220

第一导电特征230

高介电常数材料/金属栅极230

第一硬掩模235

侧壁间隔物240

第二导电特征250

第一介电层260

第二硬掩模310

第二介电层410

第三硬掩模510

开口520

子集530

子集540

沟槽610

导电层710

导电特征715

半导体装置200

初始结构205

基底210

隔离特征220

第一导电特征230

高介电常数材料/金属栅极230

第一硬掩模235

侧壁间隔物240

第二导电特征250

第一介电层260

第二硬掩模310

第二介电层410

第三硬掩模510

开口520

子集530

子集540

沟槽610

导电层710

导电特征715

具体实施方式

以下公开许多不同的实施方法或是例子来实行本发明的不同特征，以下描述具体的元件及其排列的例子以阐述本发明。当然这些仅是例子且不该以此限定本发明的范围。例如，在描述中提及第一个元件形成一第二个元件上时，其可以包括第一个元件与第二个元件直接接触的实施例，也可以包括有其他元件形成于第一个与第二个元件之间的实施例，其中第一个元件与第二个元件并未直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。

此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系。这些空间关系词包括使用中或操作中的装置的不同方位，以及图示中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。

图1是根据一些实施例，制造一或多个半导体装置的方法100的流程图。下方将参照如图2-图8所示的半导体装置200以详细地讨论方法100。

请参照图1及图2，方法100开始于步骤102，接收半导体装置200的初始结构205。初始结构205包括基底210。基底210可为块状硅基底。或者，基底210可包括元素半导体，例如具晶体结构的硅或锗；化合物半导体，例如锗化硅、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；或上述的组合。可能的基底210亦包括绝缘体上半导体(semiconductor-on-insulator,soi)基底。通过氧离子注入硅晶隔离法(separationbyimplantedoxygen,simox)、晶片接合及/或其它合适方法的分离以制造绝缘体上半导体基底。

一些例示性基底210亦包括绝缘层。绝缘层包括含有氧化硅、蓝宝石及/或其组合的任何合适的材料。例示性绝缘层可为埋藏氧化物层(buriedoxidelayer,box)。可通过任何合适工艺来形成绝缘层，例如注入(例如simox)、氧化、沉积及/或其它合适工艺。在一些例示性半导体装置200中，绝缘层为绝缘体上半导体基底的元件(例如层)。

基底210亦可包括各种掺杂区。掺杂区可掺杂有p型掺杂物，例如硼或bf2；n型掺杂物，例如磷或砷；或上述的组合。掺杂区可直接形成于基底210上，于p井结构、n井结构、双井结构中，或使用凸起结构。基底210更可包括各种主动区，例如配置用于n型金属氧化半导体晶体管装置的区域及配置用于n型金属氧化半导体晶体管装置的区域。

基底210亦可包括各种隔离特征220。隔离特征220分离基底210中的各种装置区。隔离特征220包括通过使用不同工艺技术所形成的不同结构。例如，隔离特征220可包括浅沟槽隔离(shallowtrenchisolation,sti)特征。浅沟槽隔离的形成可包括蚀刻沟槽于基底210中，并将诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填入沟槽中。被填充的沟槽可具有多层结构，例如以氮化硅填充沟槽的热氧化衬层。可实行化学机械抛光(chemicalmechanicalpolishing,cmp)以回抛(polishback)过多的绝缘材料并平坦化隔离特征220的顶表面。

初始结构205亦包括多个第一导电特征230于基底210上方。在一些实施例中，第一导电特征230可为包含高介电常数材料/金属栅极(high-k/metalgate,hk/mg)的栅极堆叠。高介电常数材料/金属栅极230可包括栅极介电层及金属栅极(mg)。栅极介电层可包括lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hflao、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、al2o3、si3n4、氮氧化物(oxynitrides)(sion)或其它合适材料。金属栅极可包括单层或多层，例如金属层、衬层、润湿层及粘合层。金属栅极可包括ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w或任何合适材料。可通过合适的方法来沉积栅极介电层，例如化学气相沉积(chemicalvapordeposition,cvd)、原子层沉积(atomiclayerdeposition,ald)、热氧化或臭氧氧化、其它合适技术或上述的组合。可通过原子层沉积、物理气相沉积(physicalvapordeposition,pvd)、化学气相沉积或其它合适工艺来形成金属栅极。

在一些实施例中，先形成虚设栅极堆叠，接着在实行高热温度工艺之后将其取代成高介电常数材料/金属栅极230，例如源极/漏极形成期间的热工艺。虚设栅极堆叠可包括虚设栅极介电层及多晶硅层，并可通过沉积、图案化及蚀刻工艺来形成。

在本实施例中，第一硬掩模(hardmask,hm)235形成于每个高介电常数材料/金属栅极230的顶部上。第一硬掩模235可包括氮化钛、氮化硅、碳化硅、氮化硅碳(siliconcarbidenitride)或其他合适材料。可通过沉积、微影图案化及蚀刻工艺来形成第一硬掩模235。

在一些实施例中，可沿着高介电常数材料/金属栅极230的侧壁来形成侧壁间隔物240。侧壁间隔物240可包括诸如氮化硅的介电材料。或者，侧壁间隔物240可包括碳化硅、氮氧化硅或其它合适材料。可通过沉积栅极侧壁间隔物层并接着各向异性干蚀刻该栅极侧壁间隔物层以形成侧壁间隔物240。为了简化及清楚的目的，本实施例的第一导电特征230在下文中为具有第一硬掩模235及侧壁间隔物240的高介电常数材料/金属栅极230。

此外，在一些实施例中，第一导电特征230亦可包括内连线结构的一部分，例如接点、金属导孔及/或金属导线。在一实施例中，第一导电特征230包括电极、电容、电阻或电阻的一部分。形成第一硬掩模235以覆盖第一导电特征230的顶表面。第一硬掩模235可包括钽(ta)、钛(ti)、锰(mn)、钴(co)、钌(ru)、锡、钽、tin、tan、wn、tisin、tasin、氮化铝、氧化铝及/或其他合适材料。可通过诸如沉积、微影及蚀刻的工艺来形成第一硬掩模235及第一导电特征230。

初始结构205亦可包括第二导电特征250于基底210上方。第二导电特征250的顶表面可能不会与第一导电特征230在同一水平面上。例如，第二导电特征250的顶表面在第一导电特征230的顶表面下方。也就是说，如图所示，第二导电特征250的顶表面相对于第一导电特征230的顶表面为非共面的。可通过诸如沉积、微影及蚀刻的工艺来形成第二导电特征250。

在一些实施例中，第二导电特征250为源极/漏极(s/d)特征，位于高介电常数材料/金属栅极230旁边且被高介电常数材料/金属栅极230分离。在一实施例中，位于高介电常数材料/金属栅极230旁边的基底210的一部分凹陷以形成源极/漏极凹槽，接着通过诸如化学气相、气相外延(vaporphaseepitaxy,vpe)及/或超高真空化学气相沉积(ultrahighvacuumcvd,uhv-cvd)的外延成长工艺及/或其它合适工艺以形成源极/漏极特征250于源极/漏极凹槽上方。

源极/漏极特征250可包括锗(ge)、硅(si)、砷化镓(gaas)、砷化铝镓(algaas)、锗化硅(sige)，磷化镓砷(gaasp)、锑化镓(gasb)、锑化铟(insb)、砷化铟镓(ingaas)、砷化铟(inas)及/或其它合适材料。

可通过诸如化学气相沉积技术(例如：气相外延(phaseepitaxy,vpe)及/或超高真空化学气相沉积(ultrahighvacuumcvd,uhv-cvd))的外延成长工艺、分子束外延及/或其它合适工艺以形成源极/漏极特征250。在源极/漏极凹槽以源极/漏极特征250填充之后，进一步将源极/漏极特征250的顶层的外延成长以水平方向扩展，且可开始形成诸如钻石型的刻面(facets)。于外延工艺期间，源极/漏极特征250可为原位掺杂。例如，在一实施例中，源极/漏极特征250包括掺杂硼的外延成长sige层。在另一实施例中，源极/漏极特征250包括掺杂碳的外延成长si外延层。在又一实施例中，源极/漏极特征250包括掺杂磷的外延成长si外延层。在一实施例中，源极/漏极特征250不是原位掺杂，因此实行注入工艺(即：接合注入工艺)以掺杂源极/漏极特征250。可实行一或多个退火工艺以活化掺杂物。一或多个退火工艺包括快速热退火(rapidthermalannealing,rta)及/或激光退火工艺。为了简化及清楚的目的，本实施例的第二导电特征250为源极/漏极特征250并以此表示。

此外，在一些实施例中，第二导电特征250亦可包括内连线结构的一部分，例如接点、金属导孔及/或金属导线。在一实施例中，第二导电特征250包括电极、电容、电阻或电阻的一部分。形成第一硬掩模235以覆盖第一导电特征230的顶表面。

在本实施例中，初始结构205包括第一介电层260沉积于基底210上方，包括位于每个高介电常数材料/金属栅极230之间/上方及位于源极/漏极特征250上方。源极/漏极特征250埋置于第一介电层260中。第一介电层260可包括氧化硅、具有低于热氧化硅的介电常数(k)的介电材料(故称为低介电常数(low-k)介电材料层)及/或其他合适的介电材料层。第一介电层260可包括单层或多层。可通过化学气相、原子层沉积或旋转涂布来沉积第一介电层260。

在本实施例中，第一介电层260不同于第一硬掩模235，亦不同于侧壁间隔物240，以于随后的沉积工艺期间达成选择性沉积，其将于下方详细描述。在一实施例中，第一介电层260包括氧化硅，而侧壁间隔物240及第一硬掩模235皆包括氮化硅。在另一实施例中，第一介电层260包括氧化硅，而第一硬掩模235包括氮化钛，且侧壁间隔物240包括氮化硅。

请参照图1及图3，一旦初始结构205被接收，方法100继续至步骤104，通过在基底210上方选择性沉积以形成第二硬掩模(hm)310(或保险(insurance)-hm)。选择第二硬掩模310的材料以抵挡随后的沟槽蚀刻工艺，其蚀刻第一介电层260。在本实施例中，适当地选择沉积工艺以选择性地沉积第二硬掩模310于第一硬掩模235及侧壁间隔物240上方，而避免沉积于第一介电层260上方。通过此选择性沉积，第二硬掩模310以自对准的方式形成于第一硬掩模235上方。

在本实施例中，施行化学气相硼沉积工艺以选择性地形成第二硬掩模310于第一硬掩模235及侧壁间隔物240上方。在一实施例中，于化学气相硼沉积工艺中，b2h6气体的气体流量为约100sccm至400sccm；ar的气体流量为约100sccm至400sccm；h2的气体流量为约100sccm至400sccm；工艺压力(腔室压力)为约15托(torr)至50托，且工艺温度(基底温度)为约300℃至400℃。

在一实施例中，第二硬掩模310选择性地形成于氮化硅第一硬掩模235及氮化硅侧壁间隔物240上方并与其物理接触。在另一实施例中，第二硬掩模310选择性地形成于氮化钛第一硬掩模235及氮化硅侧壁间隔物240上方并与其物理接触。

请参照图1及图4，方法100继续至步骤106，沉积第二介电层410于第一介电层260及第二硬掩模310上方。第二介电层410可包括氧化硅、低介电常数(low-k)介电材料及/或其他合适的介电材料层。第二介电层410可包括单层或多层。在本实施例中，第二介电层410不同于第二硬掩模310、第一硬掩模235及侧壁间隔物240，以于随后的沟槽蚀刻期间达成蚀刻选择性，其将于下方详细描述。第二介电层410的形成在许多方面相似于如上所讨论于图2所示的第一介电层260。

请参照图1及图5，方法100继续至步骤108，形成具有开口520的第三硬掩模510于第二介电层410上方。在本实施例中，高介电常数材料/金属栅极230的子集(subset)530及源极/漏极特征250的子集540位于开口520之中。在一实施例中，第三硬掩模510为经图案化的光致抗蚀剂层。在另一实施例中，第三硬掩模510通过以下步骤所形成：将子硬掩模层(sub-hmlayer)沉积于第二介电层410上方，将光致抗蚀剂层沉积于子硬掩模层上方，将光致抗蚀剂层图案化，接着通过图案化的光致抗蚀剂层来蚀刻子硬掩模层以将子硬掩模层图案化，接着通过图案化的子硬掩模层来蚀刻第三硬掩模510以形成开口520于第三硬掩模510之中。

请参照图1及图6，方法100继续至步骤110，通过开口520来蚀刻第二介电层410及第一介电层260以形成沟槽610。如图所示，将介于一些高介电常数材料/金属栅极230(例如高介电常数材料/金属栅极230的子集530)之间的第二介电层410及第一介电层260移除，以暴露一些源极/漏极特征250(例如源极/漏极特征250的子集540)。因此，沟槽610有时被称为源极/漏极接触沟槽。如上所讨论，适当地选择沟槽蚀刻工艺以选择性地移除第二介电层410及第一介电层260，但基本上并未蚀刻第二硬掩模310、第一硬掩模235及侧壁间隔物240。由于足够的蚀刻选择性，故所形成的沟槽610具有自对准的性质，其放宽了工艺限制，例如：微影工艺中的未对准及/或重叠问题、图案负载效应及蚀刻工艺宽裕度(processwindow)。

于此自对准沟槽蚀刻工艺期间，通常使用第一硬掩模235而不用第二硬掩模310，以保护高介电常数材料/金属栅极(或第一导电特征)230。然而，有时候第一硬掩模235的蚀刻速率不够低，使得第一硬掩模235于形成沟槽610期间被蚀刻掉，从而暴露高介电常数材料/金属栅极230的一部分。当形成导电特征于源极/漏极特征上方时，这将导致短路的问题。在本实施例中，于蚀刻第二介电层410及第一介电层260期间，蚀刻第二硬掩模310的速率较蚀刻第一硬掩模235及侧壁间隔物240的速率慢得多。因此，第二硬掩模310提高了对于高介电常数材料/金属栅极230的保护，从而防止高介电常数材料/金属栅极230暴露于蚀刻工艺期间，并防止随后所产生的短路问题。

沟槽蚀刻可包括选择性湿蚀刻、选择性干蚀刻及/或其组合。可以各种蚀刻参数调整各个蚀刻工艺，例如：所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻剂流速及/或其他合适的参数。

举例来说，第二硬掩模310包括硼，且第一硬掩模235及侧壁间隔物240接包括氮化硅。沟槽蚀刻包括等离子体干蚀刻工艺，其使用诸如cf4、sf6、ch2f2、chf3及/或c2f6的氟基化学物质。第一介电层260及第二介电层410的蚀刻速率较第一硬掩模235的蚀刻速率高三倍，且较第二硬掩模310的蚀刻速率高十倍。

在形成沟槽610之后，通过适当的蚀刻工艺来移除第三硬掩模510。在第三硬掩模510为光致抗蚀剂图案的一实例中，在形成沟槽610之后，通过湿剥离及/或等离子体灰化来移除第三硬掩模510。

请参照图1及图7，方法100继续至步骤112，沉积导电层710于沟槽610中，以向下延伸并与源极/漏极特征250的子集540物理接触。导电层170可包括金属层，例如铜(cu)、铝(al)、钨(w)、铜锰(cumn)、铜铝(cual)或铜硅(cusi)或其他合适的导电材料。可通过物理气相沉积、化学气相沉积、金属有机化学气相沉积(metal-organicchemicalvapordeposition,mocvd)或电镀来沉积导电层710。

请参照图1及图8，方法100继续至步骤114，使导电层710凹陷。在一些实施例中，实行化学机械抛光工艺以移除过多的导电层710，以及第二硬掩模310及第一硬掩模235。剩下的导电层710形成导电特征715，其物理接触源极/漏极特征250，而高介电常数材料/金属栅极230通过被侧壁间隔物240包围而与导电特征715隔离。

可以于方法100之前、期间及之后提供额外的步骤，且方法100的额外的实施例所描述的一些步骤可以被置换、删除或移动。

半导体装置200可包括额外的特征，其可通过随后的工艺来形成。举例来说，各种介层窗/导线及多层互连特征(例如金属层及介层介电质)形成于基底210上方。例如，多层互连结构包括诸如传统的介层窗或接触窗的垂直的金属互连线，及诸如金属导线的水平的金属互连线。各种互连特征可执行包括铜、钨及/或硅化物的各种导电材料。在一实施例中，使用金属镶嵌及/或双重金属镶嵌工艺以形成铜相关的多层互连结构。

基于上述，可以看出本公开的实施例提供形成自对准接触沟槽的方法。该方法选择性地形成保险-硬掩模以于接触沟槽形成期间保护高介电常数材料/金属栅极，其中高介电常数材料/金属栅极暴露于沟槽蚀刻工艺。该方法显示了能够于源极/漏极接触沟槽形成期间防止金属栅极的损耗，以避免金属栅极的电路短路。该方法提供强健的自对准接触形成工艺且具有放宽的工艺限制。

本公开提供许多制造半导体装置的不同的实施例，其提供一或多个对于现存方法的改良。在一实施例中，制造半导体装置的方法包括：形成第一栅极堆叠于基底上方。第一栅极堆叠包括栅极电极、设置于栅极电极上方的第一硬掩模(hm)及沿着该第一栅极堆叠的侧壁的侧壁间隔物。该方法亦包括：形成第一介电层于第一栅极堆叠上方；形成第二硬掩模于第一硬掩模及侧壁间隔物的顶表面上方；形成第二介电层于第二硬掩模及第一介电层上方；及移除第二介电层及第一介电层以形成沟槽并暴露基底的一部分，而第二硬掩模设置于第一栅极堆叠上方。

于另一实施例中，方法包括提供初始结构。初始结构包括形成栅极结构于基底上方。栅极结构包括第一硬掩模(hm)及沿着栅极结构侧壁的侧壁间隔物。方法亦包括形成源极/漏极(s/d)特征于邻近栅极结构的基底中；形成第一介电层于栅极结构上方，其中其中源极/漏极(s/d)特征埋置于第一介电层中；形成第二硬掩模于第一硬掩模极侧壁间隔物的顶表面上方；形成第二介电层于栅极结构上方；移除第二及第一介电层以形成沟槽，而栅极结构被第二硬掩模所保护；及形成导电特征于沟槽中。

在又一实施例中，半导体装置包括：形成第一栅极结构及第二栅极结构于基底上方。第一栅极结构包括第一硬掩模(hm)层及沿着第一栅极结构的侧壁的侧壁间隔物，且第二栅极结构包括包括第一硬掩模(hm)层及沿着第二栅极结构的侧壁的侧壁间隔物。方法亦包括形成源极/漏极(s/d)特征于基底中；形成第一介电层于第一及第二栅极结构上方；形成第二介电层于第二硬掩模上方；移除第二及第一介电层以形成沟槽，而栅极结构被第二硬掩模所保护；及形成导电特征于沟槽中。

前述内文概述了许多实施例的特征，使本领域技术人员可以更佳的了解本公开的各个方面。本领域技术人员应该可理解，他们可以很容易的以本公开为基础来设计或修饰其它工艺及结构，并以此达到相同的目的及/或达到与本公开介绍的实施例相同的优点。本领域技术人员也应该了解这些相等的结构并不会背离本公开的发明精神与范围。本公开可以作各种改变、置换、修改而不会背离本公开的发明精神与范围。