半导体器件的形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。

背景技术：

MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。

然而，现有技术中无论是MOS晶体管还是鳍式场效应晶体管构成的半导体器件，半导体器件的性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件的形成方法，以避免半导体器件漏电。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底；在所述基底上形成栅极结构膜；在所述栅极结构膜上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包括第一材料层；以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜，在所述基底上形成栅极结构，所述刻蚀工艺对第一材料层的刻蚀速率小于对所述第二掩膜层的刻蚀速率；在所述栅极结构的侧壁形成侧墙。

可选的，所述第一掩膜层包括位于栅极结构膜上的一个或多个掩膜单元，各个掩膜单元包括一层第一材料层和位于所述一层第一材料层表面的一层第二材料层；当所述掩膜单元为多个时，各个掩膜单元在垂直于半导体衬底表面的方向层叠。

可选的，形成所述图形化的掩膜结构的方法包括：在所述栅极结构膜上形成第一初始掩膜层，所述第一初始掩膜层包括一个或多个初始掩膜单元，各个初始掩膜单元包括一层第一膜和位于所述一层第一膜表面的一层第二膜；当所述初始掩膜单元为多个时，各个初始掩膜单元在垂直于半导体衬底表面的方向层叠；在所述第一初始掩膜层上形成第二初始掩膜层；图形化所述第二初始掩膜层和第一初始掩膜层，在所述栅极结构膜上形成第一掩膜层和位于第一掩膜层上的第二掩膜层，第一掩膜层和第二掩膜层构成图形化的掩膜结构。

可选的，在图形化所述第二初始掩膜层和第一初始掩膜层的过程中，所述第二膜的刻蚀速率大于或等于第二初始掩膜层的刻蚀速率。

可选的，在图形化所述第二初始掩膜层和第一初始掩膜层的过程中，所述第二膜的刻蚀速率为所述第二初始掩膜层的刻蚀速率的100％～120％。

可选的，所述第一掩膜层还包括第三材料层，所述第三材料层位于所述一个或多个掩膜单元和所述第二掩膜层之间，所述第三材料层的材料和第一材料层的材料相同。

可选的，各层第一材料层的厚度为10埃～500埃；各层第二材料层的厚度为10埃～500埃。

可选的，所述第二材料层的材料为氮化硅、氮氧化硅或碳氮化硅。

可选的，所述第一掩膜层中第一材料层的层数为1层～5层。

可选的，所述第一材料层的材料为氧化硅、氮氧化硅或碳氮氧化硅。

可选的，所述第二掩膜层的材料为氮化硅、氮氧化硅或碳氮化硅。

可选的，在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜的过程中，所述第一材料层的刻蚀速率为所述第二掩膜层的刻蚀速率的10％～90％。

可选的，所述栅极结构膜包括位于基底上的栅介质膜和位于栅介质膜上的栅电极膜。

可选的，所述栅介质膜的材料为氧化硅或高K介质材料，所述栅电极膜的材料为多晶硅；或者：所述栅介质膜的材料为高K介质材料，所述栅电极膜的材料为金属。

可选的，形成所述侧墙的方法包括：形成侧墙膜，所述侧墙膜覆盖基底、栅极结构和图形化的掩膜结构；回刻蚀所述侧墙膜，在所述栅极结构的侧壁形成侧墙。

可选的，回刻蚀所述侧墙膜的工艺为各向异性干法刻蚀工艺。

可选的，还包括：在所述栅极结构和侧墙两侧的基底中形成源漏掺杂区。

可选的，形成所述源漏掺杂区的方法包括：在所述栅极结构和侧墙两侧的基底中形成凹陷；在所述凹陷中外延生长源漏材料层，形成源漏掺杂区。

可选的，所述基底为平面式的半导体衬底。

可选的，所述基底包括半导体衬底和位于半导体衬底上的鳍部；所述栅极结构横跨所述鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面；所述源漏掺杂区位于所述栅极结构和侧墙两侧的鳍部中。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体器件的形成方法中，在所述栅极结构膜上形成了图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，第一掩膜层包括第一材料层。由于在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜的过程中，第一材料层的刻蚀速率小于所述第二掩膜层的刻蚀速率，因此第一材料层的刻蚀损耗相对于第二掩膜层的刻蚀损耗较少。使得形成栅极结构后，栅极结构的顶部边缘能够完全被第一掩膜层覆盖，且栅极结构顶部表面边缘覆盖的第一掩膜层较厚。由于侧墙能够基于栅极结构的侧壁、以及垂直于半导体衬底表面方向上的第一掩膜层侧壁而形成，因此所述侧墙和第一掩膜层不会暴露出栅极结构侧壁的顶部和栅极结构顶部表面的边缘。使得图形化的掩膜结构和侧墙对栅极结构的保护保护作用增强。从而避免半导体器件发生漏电。

附图说明

图1至图4是一种半导体器件形成过程的结构示意图；

图5至图11是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术中形成的半导体器件的性能有待提高。

图1至图4是一种半导体器件形成过程的结构示意图。

参考图1，提供半导体衬底100，所述半导体衬底100上具有鳍部110；在半导体衬底100上形成覆盖鳍部110的伪栅极结构膜120；在所述伪栅极结构膜120上形成图形化的掩膜层130。

参考图2，以所述掩膜层130为掩膜，刻蚀伪栅极结构膜120(参考图1)，形成横跨所述鳍部110的伪栅极结构121。

参考图3，形成侧墙膜140，所述侧墙膜140覆盖半导体衬底100、鳍部110和伪栅极结构121。

参考图4，回刻蚀所述侧墙膜140，在伪栅极结构121的侧壁形成侧墙141。

然而，采用上述方法形成的半导体器件容易发生漏电现象，经研究发现，原因在于：

在以所述掩膜层130为掩膜刻蚀伪栅极结构膜120以形成伪栅极结构121的过程中，会对掩膜层130的侧壁进行刻蚀。由于掩膜层130相对于伪栅极结构膜120的刻蚀速率不能承受对掩膜层130的刻蚀损耗，因此导致对掩膜层130的刻蚀损耗较大。相应的，所述掩膜层130会暴露出伪栅极结构121的顶部表面边缘，或者：掩膜层130在伪栅极结构121顶部边缘的厚度较薄。又由于在回刻蚀所述侧墙膜140的过程中，所述回刻蚀主要在垂直于半导体衬底100表面方向上进行刻蚀，因此容易暴露出伪栅极结构121的侧壁的顶部。若所述掩膜层130暴露出伪栅极结构121的顶部表面边缘时，那么在回刻蚀所述侧墙膜140的过程中，还容易暴露出伪栅极结构121顶部表面边缘。使得图形化的掩膜层130和侧墙141对伪栅极结构121的保护保护作用降低。导致半导体器件发生漏电。

在此基础上，本发明提供一种半导体器件的形成方法，包括：提供基底；在所述基底上形成栅极结构膜；在所述栅极结构膜上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包括第一材料层；以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜，在所述基底上形成栅极结构，所述刻蚀工艺对第一材料层的刻蚀速率小于对所述第二掩膜层的刻蚀速率；在所述栅极结构的侧壁形成侧墙。

由于在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜的过程中，第一材料层的刻蚀速率小于所述第二掩膜层的刻蚀速率，因此第一材料层的刻蚀损耗相对于第二掩膜层的刻蚀损耗较少。使得形成栅极结构后，栅极结构的顶部边缘能够完全被第一掩膜层覆盖，且栅极结构顶部表面边缘覆盖的第一掩膜层较厚。由于侧墙能够基于栅极结构的侧壁、以及垂直于半导体衬底表面方向上的第一掩膜层侧壁而形成，因此所述侧墙和第一掩膜层不会暴露出栅极结构侧壁的顶部和栅极结构顶部表面的边缘。使得图形化的掩膜结构和侧墙对栅极结构的保护保护作用增强。从而避免半导体器件发生漏电。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图11是本发明一实施例中半导体器件形成过程的结构示意图。

参考图5，提供基底。

本实施例中，所述基底包括半导体衬底200和位于半导体衬底200上的鳍部210。在其它实施例中，所述基底可以为平面式的半导体衬底。

本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底还可以是多晶硅或非晶硅。所述半导体衬底的材料还可以为锗、锗化硅、砷化镓等半导体材料。

本实施例中，所述鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。

本实施例中，相邻鳍部210之间的半导体衬底200上具有隔离结构(未图示)，所述隔离结构的表面低于鳍部210的顶部表面。所述隔离结构用于电学隔离相邻的鳍部210。

所述隔离结构的材料为氧化硅或者碳氧化硅。

继续参考图5，在所述基底上形成栅极结构膜220。

所述伪栅极结构膜220包括位于基底上的栅介质膜221和位于栅介质膜221上的栅电极膜222。

具体的，所述栅介质膜221覆盖鳍部210的表面；所述栅电极膜222位于所述隔离结构和栅介质膜221上。

在一个实施例中，所述栅介质膜221仅覆盖鳍部210的表面。相应的，形成所述栅介质膜221的工艺为氧化工艺，如湿法氧化工艺或干法氧化工艺。

在另一个实施例中，所述栅介质膜221覆盖鳍部210的表面和所述隔离结构的表面。相应的，形成所述栅介质膜221的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、亚大气压化学气相沉积工艺或低压化学气相沉积工艺。

形成所述栅电极膜222的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、亚大气压化学气相沉积工艺或低压化学气相沉积工艺。

所述栅介质膜221的材料为氧化硅或高K介质材料(K大于3.9)，所述伪栅电极膜222的材料为多晶硅；或者：所述栅介质膜221的材料为高K介质材料，所述栅电极膜222的材料为金属。

接着，在所述栅极结构膜220上形成图形化的掩膜结构，所述图形化的掩膜结构包括第一掩膜层和位于第一掩膜层上的第二掩膜层，所述第一掩膜层包括第一材料层。

本实施例中，所述第一掩膜层包括位于栅极结构膜220上的一个或多个掩膜单元，各个掩膜单元包括一层第一材料层和位于所述一层第一材料层表面的一层第二材料层；当所述掩膜单元为多个时，各个掩膜单元在垂直于半导体衬底200表面的方向层叠。

在其它实施例中，所述第一掩膜层仅包括第一材料层。

下面参考图6至图7具体介绍形成图形化的掩膜结构的方法。

参考图6，在伪栅极结构膜220上形成第一初始掩膜层，所述第一初始掩膜层包括一个或多个初始掩膜单元230，各个初始掩膜单元230包括一层第一膜231和位于所述一层第一膜231表面的一层第二膜232；当所述初始掩膜单元230为多个时，各个初始掩膜单元230在垂直于半导体衬底200表面的方向层叠；在所述第一初始掩膜层上形成第二初始掩膜层240。

所述初始掩膜单元230用于后续形成掩膜单元；所述第一膜231用于后续形成第一材料层；所述第二膜232用于后续形成第二材料层。

所述第一膜231、第二膜232和第二初始掩膜层240的形成工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或大气压化学气相沉积工艺。

第一膜231的材料为氧化硅、氮氧化硅或碳氮氧化硅。

第二膜232的材料为氮化硅、氮氧化硅或碳氮化硅。

各层第一膜231的厚度为10埃～500埃，各层第二膜232的厚度为10埃～500埃。

所述第二初始掩膜层240的材料为氮化硅、氮氧化硅或碳氮化硅。

所述第一初始掩膜层中第一膜231的层数为1层～5层。

本实施例中，所述第一初始掩膜层还包括第三膜233，所述第三膜233位于一个或多个初始掩膜单元230和第二初始掩膜层240之间。

所述第三膜233用于后续形成第三材料层。

所述第三膜233的材料和所述第一膜231的材料相同。

所述第三膜233的厚度为10埃～500埃。

形成所述第三膜233工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或大气压化学气相沉积工艺。

参考图7，图形化所述第二初始掩膜层240和第一初始掩膜层，在所述栅极结构膜220上形成第一掩膜层和位于第一掩膜层上的第二掩膜层241，第一掩膜层和第二掩膜层241构成图形化的掩膜结构。

所述第一掩膜层包括位于栅极结构膜220上的一个或多个掩膜单元250，各个掩膜单元250包括一层第一材料层251和位于所述一层第一材料层251表面的一层第二材料层252；当所述掩膜单元250为多个时，各个掩膜单元250在垂直于半导体衬底200表面的方向层叠。

当所述第一初始掩膜层还包括第三膜233时，所述第一掩膜层还第三材料层253。

所述第二掩膜层241对应所述第二初始掩膜层240。

本实施例中，在图形化所述第二初始掩膜层240和第一初始掩膜层的过程中，第二膜232的刻蚀速率大于或等于第二初始掩膜层240的刻蚀速率。

由于在图形化所述第二初始掩膜层240和第一初始掩膜层的过程中，第二膜232的刻蚀速率大于或等于第二初始掩膜层240的刻蚀速率，能够较为容易图形化所述第二膜232。相应的，容易图形化所述第一初始掩膜层。

具体的，在图形化所述第二初始掩膜层240和第一初始掩膜层的过程中，所述第二膜232的刻蚀速率为所述第二初始掩膜层240的刻蚀速率的100％～120％。选择此范围的意义在于：若所述第二膜232的刻蚀速率相对于第二初始掩膜层240的刻蚀速率过大，在图形化所述第二初始掩膜层240和第一初始掩膜层的过程中，对第二膜232的损耗过大。导致形成的第二材料层252难以支撑第一材料层251。

所述第一材料层251的材料为氧化硅、氮氧化硅或碳氮氧化硅。

所述第二材料层252的材料为氮化硅、氮氧化硅或碳氮化硅。

所述第三材料层253的材料和所述第一材料层251的材料相同。

各层第一材料层251的厚度为10埃～500埃；各层第二材料层252的厚度为10埃～500埃。所述第三材料层253的厚度为10埃～500埃。

所述第一掩膜层中第一材料层251的层数为1层～5层。

所述第二掩膜层241的材料为氮化硅、氮氧化硅或碳氮化硅。

参考图8，以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜220(参考图7)，在所述基底上形成栅极结构260，所述刻蚀工艺对第一材料层251的刻蚀速率小于所述第二掩膜层241的刻蚀速率。

本实施例中，所述栅极结构260横跨所述鳍部210、覆盖鳍部210的部分顶部表面和部分侧壁表面。所述栅极结构260包括栅介质层261和栅电极层262。所述栅介质层261覆盖鳍部210的部分顶部表面和部分侧壁表面，所述栅电极层262位于部分隔离结构上以及栅介质层261上。

所述栅介质层261对应栅介质膜221，所述栅电极层262对应栅电极膜222。

当所述栅介质膜221仅覆盖鳍部210的表面时，所述栅介质层261覆盖鳍部210的部分顶部表面和部分侧壁表面，相应的，所述栅电极层262位于部分隔离结构上以及伪栅介质层261上。

当所述栅介质膜221覆盖鳍部210的表面和所述隔离结构的表面时，所述栅介质层261覆盖鳍部210的部分顶部表面和部分侧壁表面、以及部分隔离结构的表面，所述栅介质层261位于隔离结构和栅电极层262之间、以及鳍部210和伪栅电极层262之间。

由于在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜220的过程中，第一材料层251的刻蚀速率小于所述第二掩膜层241的刻蚀速率，因此第一材料层251的刻蚀损耗相对于第二掩膜层241的刻蚀损耗较少。使得形成栅极结构260后，栅极结构260的顶部边缘能够完全被第一掩膜层覆盖，且伪栅极结构260顶部表面边缘覆盖的第一掩膜层较厚。

若在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜220的过程中，所述第一材料层251的刻蚀速率相对于第二掩膜层241的刻蚀速率过小，提高了工艺的难度。若在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜220的过程中，第一材料层251的刻蚀速率相对于第二掩膜层241的刻蚀速率过大，第一材料层251的刻蚀阻挡作用较弱。故本实施例中，在以所述图形化的掩膜结构为掩膜刻蚀栅极结构膜220的过程中，第一材料层251的刻蚀速率为第二掩膜层241的刻蚀速率的10％～90％。

接着，在所述栅极结构260的侧壁形成侧墙。

参考图9，形成侧墙膜270，所述侧墙膜270覆盖基底、栅极结构260和图形化的掩膜结构。

所述侧墙膜270的材料为氮化硅、氮氧化硅或碳氮化硅。

形成所述侧墙膜270的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺或者原子层沉积工艺。

本实施例中，形成所述侧墙膜270的工艺为原子层沉积工艺，使得侧墙膜270的保型性较好。使得侧墙膜270的厚度均一性较好。

参考图10，回刻蚀所述侧墙膜270，在栅极结构260的侧壁形成侧墙271。

回刻蚀所述侧墙膜270的工艺为各向异性干法刻蚀工艺，如各向异性干法刻蚀工艺或反应离子刻蚀工艺。

由于栅极结构260的顶部边缘能够完全被第一掩膜层覆盖，且栅极结构260顶部表面边缘覆盖的第一掩膜层较厚。侧墙271能够基于栅极结构260的侧壁、以及垂直于半导体衬底200表面方向上的第一掩膜层侧壁的侧墙膜270而形成，因此所述侧墙271和第一掩膜层不会暴露出栅极结构260侧壁的顶部和栅极结构260顶部表面的边缘。

参考图11，在所述栅极结构260和侧墙271两侧的基底中形成源漏掺杂区280。

形成所述源漏掺杂区280的方法包括：在所述栅极结构260和侧墙271两侧的基底中形成凹陷(未图示)；在所述凹陷中外延生长源漏材料层，形成源漏掺杂区280。

具体的，本实施例中，在所述栅极结构260和侧墙271两侧的鳍部210中形成凹陷；在所述凹陷中外延生长源漏材料层，形成源漏掺杂区280。

由于所述侧墙271和第一掩膜层不会暴露出栅极结构260侧壁的顶部和栅极结构260顶部表面的边缘，使得图形化的掩膜结构和侧墙271对栅极结构260的保护保护作用增强。因此在形成源漏掺杂区280的过程中，源漏掺杂区280的材料不会形成在栅极结构260的侧壁顶部和栅极结构260顶部表面的边缘。从而避免半导体器件发生漏电。

需要说明的是，本发明中多个指的是两个、三个或者大于三个。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。