半导体装置以及半导体装置的制造方法与流程

技术领域

本发明涉及具有沟槽栅极构造的半导体装置以及其制造方法。

背景技术：

例如专利文献1公开了一种沟槽栅极纵型MOSFET，该沟槽栅极纵型MOSFET包含：外延层，形成有有源单元阵列和栅极极总线区；栅极沟槽，形成于有源单元阵列；栅极氧化膜，形成于栅极沟槽；栅极电极，由埋入到栅极沟槽的多晶硅构成；沟槽，形成于栅极极总线区，与栅极沟槽相连；以及栅极总线，由在栅极总线区中以覆盖外延层的表面的方式埋入到沟槽的多晶硅构成。

现有技术文献

专利文献

专利文献1：特表2006-520091号公报。

技术实现要素：

用于解决课题的方案

本发明的半导体装置包含：第一导电型的半导体层，形成有栅极沟槽；栅极绝缘膜，形成于所述栅极沟槽的侧面和底面，所述栅极绝缘膜一体地包含所述侧面上的侧面绝缘膜和所述底面上的底面绝缘膜；以及栅极电极，被埋入到所述栅极沟槽，所述栅极电极选择性地具有在形成于所述栅极沟槽的开口端的上部边缘中重叠于所述半导体层的表面的重叠部，所述侧面绝缘膜以在所述上部边缘中向所述栅极沟槽内部突出的方式包含与该侧面绝缘膜的其它部分相比选择性地变厚的悬垂部(权利要求1)。

根据该结构，因为在栅极沟槽的上部边缘形成有悬垂部，所以能够提高上部边缘中的栅极绝缘膜的耐压。因此，即使在栅极导通时电场在上部边缘集中，也能够防止在上部边缘的栅极绝缘膜的绝缘破坏。其结果是，能够提高对栅极导通电压的可靠性。

优选的是，所述栅极沟槽的所述上部边缘包含使所述半导体层的所述表面与所述栅极沟槽的所述侧面连接的倾斜面(权利要求2)。

由此，能够在栅极导通时使施加到上部边缘的电场分散到倾斜面内，缓和电场集中。

优选的是，所述栅极沟槽的所述上部边缘包含使所述半导体层的所述表面与所述栅极沟槽的所述侧面连接的圆形面(权利要求3)。

由此，能够在栅极导通时使施加到上部边缘的电场分散到圆形面内，缓和电场集中。

优选的是，所述底面绝缘膜比所述侧面绝缘膜的其它部分厚(权利要求4)。

由此，能够减低由经由底面绝缘膜相互面对的栅极电极和半导体层构成的电容器的容量。其结果是，能够减低作为栅极整体的容量(栅极容量)。另外，因为能够提高底面绝缘膜的耐压，所以还能够防止栅极断开时的底面绝缘膜的绝缘破坏。

优选的是，所述栅极绝缘膜进一步包含形成于所述半导体层的所述表面的平面绝缘膜，所述平面绝缘膜比所述侧面绝缘膜的其它部分厚(权利要求5)。

由此，能够减低由经由平面绝缘膜相互面对的栅极电极(重叠部)与半导体层构成的电容器的容量。其结果是，能够减低作为栅极整体的容量(栅极容量)。

优选的是，所述栅极沟槽的底部的下部边缘包含使所述栅极沟槽的所述侧面与所述底面连接的圆形面。

由此，能够在栅极断开时使施加到下部边缘的电场分散到圆形面内，缓和电场集中。

优选的是，所述半导体层包含：形成有沟槽栅极型MIS晶体管的有源区域；以及作为所述有源区域外的区域形成有所述悬垂部的非有源区域，在所述有源区域中，所述半导体层包含：第一导电型的源极层，形成为在所述半导体层的所述表面侧露出，形成所述栅极沟槽的所述侧面的一部分；第二导电型的沟道层，形成为相对于所述源极层在所述半导体层的背面侧相接于所述源极层，形成所述栅极沟槽的所述侧面的一部分；以及第一导电型的漂移层，形成为相对于所述沟道层在所述半导体层的所述背面侧相接于所述沟道层，形成所述栅极沟槽的所述底面，在所述非有源区域中，所述半导体层包含形成于与所述沟道层相同深度位置的第二导电型层(权利要求7)。

由此，因为能够以与有源区域的沟道层相同的工序来形成非有源区域的第二导电型层，所以能够使半导体装置的制造工序简略化。另外，在半导体层为n型、第二导电型层为p型层的情况下，因为能够减少栅极绝缘膜与n型半导体的接触面积，所以能够减低泄漏电流，还能够减低栅极容量。

优选的是，在所述非有源区域中，所述半导体层进一步包含形成于与所述源极层相同深度位置的第一导电型层(权利要求8)。

由此，因为能够以与有源区域的源极层相同的工序来形成非有源区域的第一导电型层，所以能够使半导体装置的制造工序简略化。

优选的是，在所述有源区域中，所述半导体层进一步包含：第二导电型的柱层，该第二导电型的柱层以连接于所述沟道层的方式形成于所述漂移层内，从所述沟道层朝向所述半导体层的所述背面延伸，在所述非有源区域中，所述半导体层进一步包含底部第二导电型层，该底部第二导电型层以连接于所述第二导电型层的方式形成于与所述柱层相同深度的位置，形成所述栅极沟槽的所述底面(权利要求9)。

由此，能够在栅极沟槽附近产生通过底部第二导电型层与半导体层的接合(pn接合)而生成的耗尽层。而且，由于该耗尽层的存在，能够使等电位面从栅极绝缘膜远离。其结果是，能够在栅极沟槽的底部中缓和施加到栅极绝缘膜的电场。进而，因为能够以与有源区域的柱层相同的工序来形成非有源区域的底部第二导电型层，所以还能够使半导体装置的制造工序简略化。

所述非有源区域包含外围区域，该外围区域包围所述有源区域，所述半导体装置还可以包含栅极指，该栅极指被配置成沿着所述外围区域包围所述有源区域，电连接于所述栅极电极的所述重叠部(权利要求10)。

由此，能够防止相接于栅极指正下方的重叠部的栅极绝缘膜的绝缘破坏。

优选的是，所述栅极沟槽在所述有源区域中形成为格子状，在所述外围区域中形成为从所述格子状的沟槽的端部引出的条状，所述栅极指被沿着横穿所述条状的沟槽的方向铺设(权利要求11)。

优选的是，所述半导体装置进一步包含层间膜，该层间膜以覆盖所述栅极电极的方式形成于半导体层的所述表面，所述栅极指包含接触部，该接触部在其宽度方向中央贯通所述层间膜而相接于所述栅极电极(权利要求12)。

优选的是，所述接触部形成为沿着所述外围区域而包围所述有源区域的直线状(权利要求13)。

优选的是，所述栅极电极由多晶硅构成，所述栅极指由铝构成(权利要求14)。

本发明的半导体装置的制造方法包含以下工序：在第一导电型的半导体层形成栅极沟槽的工序；以在形成于所述栅极沟槽的开口端的上部边缘中形成与其它部分相比选择性地变厚的悬垂部的方式，使用在规定条件下的CVD法在所述栅极沟槽内堆积绝缘材料，由此在所述栅极沟槽的侧面和底面形成栅极绝缘膜的工序；以及以在所述上部边缘中选择性地形成重叠于所述半导体层的表面的重叠部的方式将栅极电极埋入到所述栅极沟槽的工序(权利要求15)。

根据该方法，因为在栅极沟槽的上部边缘形成有悬垂部，所以在得到的半导体装置中，能够提高上部边缘中的栅极绝缘膜的耐压。因此，即使在栅极导通时电场在上部边缘集中，也能够防止在上部边缘的栅极绝缘膜的绝缘破坏。其结果是，能够提高对栅极导通电压的可靠性。

优选的是，所述半导体装置的制造方法进一步包含以下工序：在形成所述栅极绝缘膜之前使用热氧化法在所述栅极沟槽的所述侧面和所述底面形成牺牲氧化膜，由此在所述上部边缘形成使所述半导体层的所述表面与所述栅极沟槽的所述侧面连接的倾斜面(权利要求16)。

在通过该方法得到的半导体装置中，能够在栅极导通时使施加到上部边缘的电场分散到倾斜面内，缓和电场集中。

优选的是，所述半导体装置的制造方法进一步包含以下工序：在形成所述栅极绝缘膜之前对所述半导体层进行氢退火处理，由此在所述上部边缘形成使所述半导体层的所述表面与所述栅极沟槽的所述侧面连接的圆形面(权利要求17)。

在通过该方法得到的半导体装置中，能够在栅极导通时使施加到上部边缘的电场分散到圆形面内，缓和电场集中。

附图说明

图1(a)、(b)是本发明的一个实施方式的半导体装置的示意性平面图，图1(a)、图1(b)分别示出整体图、内部放大图。

图2(a)、(b)、(c)是所述半导体装置的截面图，图2(a)、图2(b)、图2(c)分别示出图1(b)的切断线IIa-IIa上的切断面、图1(b)的切断线IIb-IIb上的切断面、图1(b)的切断线IIc-IIc上的切断面。

图3是示出所述半导体装置的栅极指部的第一实施方式的截面图。

图4是示出所述半导体装置的栅极指部的第二实施方式的截面图。

图5是示出所述半导体装置的栅极指部的第三实施方式的截面图。

图6是示出所述半导体装置的栅极指部的第四实施方式的截面图。

图7是示出所述半导体装置的栅极指部的第五实施方式的截面图。

图8是示出所述半导体装置的栅极指部的第六实施方式的截面图。

图9是示出所述半导体装置的栅极指部的第七实施方式的截面图。

图10是用于说明所述半导体装置的制造方法的流程图。

图11是用于说明在上部边缘形成倾斜面的工序的图。

图12是用于说明在上部边缘形成圆形面的工序的图。

具体实施方式

以下，参照附图详细说明本发明的实施方式。

图1(a)、图1(b)是本发明的一个实施方式的半导体装置的示意性平面图，图1(a)、图1(b)分别示出整体图、内部放大图。

半导体装置1包含使用了SiC(碳化硅)的功率MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)元件(个别元件)，例如图1的纸面中的上下方向的长度为1mm左右。

如图1(a)所示，半导体装置1具备：有源区域3，该有源区域3被配置在作为半导体层的一个例子的SiC基板2上的中央部，作为场效应晶体管而发挥功能；以及外围区域4，该外围区域4作为包围有源区域3的非有源区域。例如由铝构成的源极片5形成为覆盖有源区域3的大致整个区域。在本实施方式中，源极片5是平面观察的正方形形状。在源极片5的周缘部形成有除去区域6，该除去区域6沿着外围区域4包围源极片5的中央区域。除去区域6的一部分选择性地向源极片5的中央区域陷入。在该陷入设置有栅极片7。例如由铝构成的栅极指8从栅极片7起沿着外围区域4历遍除去区域6整体而延伸。在本实施方式中，以相对于栅极片7对称的形状来形成一对栅极指8。

如图1(b)所示，在源极片5等的正下方中在SiC基板2形成有栅极沟槽9。栅极沟槽9跨有源区域3和外围区域4而形成。栅极沟槽9包含：有源沟槽91，该有源沟槽91在有源区域3中形成格子状，作为MOSFET的栅极而被利用；以及接触沟槽92，该接触沟槽92形成为从有源沟槽91的各端部向外围区域4引出的条状，成为对有源沟槽91内的栅极电极15(后述)的接触。接触沟槽92由有源沟槽91的延长部构成。此外，有源沟槽91和接触沟槽92的图案并不限于这些形状。例如，有源沟槽91也可以是条状、蜂窝状等。另外，接触沟槽92也可以是格子状、蜂窝状等。

有源区域3由有源沟槽91进一步划分为多个单位单元10。在有源区域3，多个单位单元10被规则地排列为矩阵状(行列状)。在各单位单元10的上表面在其中央区域形成有p⁺型沟道接触层11，以包围p⁺型沟道接触层11的方式形成有n⁺型源极层12。n⁺型源极层12形成各单位单元10的侧面(有源沟槽91的侧面)。

在外围区域4中，沿着横穿条状的接触沟槽92的方向铺设栅极指8。在本实施方式中，在与接触沟槽92的长边方向终端部(相对于有源沟槽91相反侧的端部)相比的更内侧区域铺设栅极指8，接触沟槽92的终端部与栅极指8相比向更外侧超出。在与该终端部相比进一步外侧的区域中在SiC基板2形成有历遍外围区域4四周下挖成的低段部13。

接着，说明半导体装置1的有源区域3和外围区域4的基本截面构造。

图2(a)、图2(b)、图2(c)是所述半导体装置的截面图，图2(a)、图2(b)、图2(c)分别示出图1(b)的切断线IIa-IIa上的切断面、图1(b)的切断线IIb-IIb上的切断面、图1(b)的切断线IIc-IIc上的切断面。

如前所述，半导体装置1具备SiC基板2。在本实施方式中，SiC基板2是作为第一导电型的n型，作为场效应晶体管的漏极区域(漂移层)而发挥功能。

在SiC基板2的表面21侧形成有p型沟道层14。在p型沟道层14内形成有：n⁺型源极层12；以及p⁺型沟道接触层11，该p⁺型沟道接触层11作为被该n⁺型源极层12包围的第二导电型杂质区域的一个例子。n⁺型源极层12和p⁺型沟道接触层11均在SiC基板2的表面21露出。

另外，在SiC基板2的表面21侧形成有栅极沟槽9，该栅极沟槽9贯通n⁺型源极层12和p型沟道层14而到达作为漏极区域的SiC基板2。p型沟道层14由栅极沟槽9例如划分为进行格子排列的多个单位单元10。

而且，在栅极沟槽9埋入有例如由多晶硅构成的栅极电极15，在该栅极电极15与SiC基板2之间插入有栅极绝缘膜16。

如例如在图1(b)用斜线阴影示出那样，栅极电极15在有源区域3中直到SiC基板2的表面21为止被埋入到栅极沟槽9(有源沟槽91)。由此，栅极电极15也形成格子状，各单位单元10的上表面不被栅极电极15覆盖而露出。另一方面，在外围区域4中具有以从栅极沟槽9(接触沟槽92)的开口端起覆盖SiC基板2的表面21的方式形成的重叠部17。在本实施方式中，重叠部17形成为沿着栅极指8而横穿条状的接触沟槽92。栅极绝缘膜16一体地包含栅极沟槽9侧面上的侧面绝缘膜18、底面上的底面绝缘膜19以及SiC基板2的表面21上的平面绝缘膜20。在本实施方式中，平面绝缘膜20至少被插入到重叠部17与SiC基板2的表面21之间。

在有源区域3中，栅极电极15跨n⁺型源极层12与作为漏极区域的SiC基板2之间，对p型沟道层14的表面(有源沟槽91的侧面)中的反转层(沟道)的形成进行控制。即，该半导体装置1具有所谓的沟槽栅极型构造的MOSFET。

另外，在有源区域3中，在作为漏极区域的SiC基板2内形成有p型柱层22。p型柱层22形成于各单位单元10的p型沟道层14的内部的区域。更具体地，在本实施方式中，p型柱层22在p型沟道层14的大致中央区域中例如形成为与p型沟道层14相似形状(在图1(b)的布局中平面观察的四边形)。p型柱层22形成为与p型沟道层14连接，在作为漏极区域的SiC基板2中，直到比p型沟道层14更深的位置为止向SiC基板2的背面延伸。即，p型柱层22形成为大致柱状(在图1(b)的布局中大致四边柱状)。由此，在SiC基板2，以适当的间距排列的p型柱层22以及被夹在相互相邻的p型柱层22之间的作为n型漏极区域的SiC基板2在沿着表面21的方向上交替地排列。

在SiC基板2的表面21例如形成有由氧化硅构成的层间膜23。在层间膜23，在有源区域3中在p型沟道层14的中央区域选择性地形成有接触孔24。该接触孔24形成于能够使p⁺型沟道接触层11以及其周围的n⁺型源极层12的一部分选择性地露出的区域。另外，如图1(b)所示，在层间膜23，在外围区域4中在栅极指8正下方选择性地形成有接触孔25。在本实施方式中，接触孔25形成为在栅极指8的宽度方向中央沿着外围区域4包围有源区域3的直线状。

在层间膜23上形成有源极片5和栅极指8(栅极片7)。源极片5整体上地进入到所有接触孔24，在各单位单元10中连接于n⁺型源极层12和p⁺型沟道接触层11。因而，n⁺型源极层12成为与源极片5相同电位。另外，因为p型沟道层14经由p⁺型沟道接触层11连接于源极片5，所以成为与该源极片5相同电位。栅极指8进入到接触孔25，连接于栅极电极15的重叠部17。因而，因为被埋入到有源沟槽91的栅极电极15经由重叠部17连接于栅极指8，所以成为与栅极指8(栅极片7)相同电位。

而且，在这样的结构的半导体装置1中，当对栅极指8施加导通电压时，由此对栅极电极15的重叠部17也施加导通电压。因此，从重叠部17产生的电场容易集中到接触沟槽92的上部边缘。其结果是，在接触沟槽92的上部边缘中存在栅极绝缘膜16绝缘破坏的风险。于是，本申请发明人们发现了作为能够防止这样的栅极绝缘膜16的绝缘破坏的构造而在图3到图9示出的构造。

图3到图9是示出所述半导体装置的栅极指部的第一到第七实施方式的截面图。在图4到图9中，对与各图相比在之前描述的图所示出的各部分对应的部分附加相同的参照标记而示出。

如图3所示，在第一实施方式中，侧面绝缘膜18包含悬垂部27，该悬垂部27以在接触沟槽92的上部边缘26中向接触沟槽92的内部突出的方式与该侧面绝缘膜18的其它部分相比选择性地变厚。在此，上部边缘26是包含接触沟槽92的侧面与SiC基板2的表面21交叉而成的交线的角部。

能够通过该悬垂部27来提高上部边缘26中的栅极绝缘膜16的耐压。因此，即使在栅极导通时电场在上部边缘26集中，也能够防止在上部边缘26的栅极绝缘膜16的绝缘破坏。其结果是，能够提高对栅极导通电压的可靠性。

另外，关于栅极绝缘膜16的各部分的厚度的关系，优选的是，底面绝缘膜19的厚度t2为平面绝缘膜20的厚度t1以上(t2≥t1)，厚度t1、t2均大于侧面绝缘膜18(除了悬垂部27以外)的厚度t3。也就是说，满足t2≥t1>t3的关系。

利用该结构，能够减低由经由底面绝缘膜19而相互面对的栅极电极15与作为n型漏极区域的SiC基板2构成的电容器的容量。其结果是，能够减低作为栅极整体的容量(栅极容量)。另外，因为能够提高底面绝缘膜19的耐压，所以还能够防止栅极断开时底面绝缘膜19的绝缘破坏。另外，因为平面绝缘膜20也厚，所以能够减低由经由平面绝缘膜20相互面对的栅极电极15(重叠部17)与作为n型漏极区域的SiC基板2构成的电容器的容量。其结果是，能够减低作为栅极整体的容量(栅极容量)。

另外，接触沟槽92的底部的下部边缘为使接触沟槽92的侧面与底面连接的圆形面28。也就是说，接触沟槽92的下部边缘并不变尖锐，通过圆形面28而带有圆角。

根据该结构，因为能够在栅极断开时使施加到下部边缘的电场分散到圆形面28内，所以能够缓和下部边缘处的电场集中。

在图4示出的第二实施方式中，除了图3的结构以外进一步地，接触沟槽92的上部边缘26成为使SiC基板2的表面21与接触沟槽92的侧面连接的倾斜面29。也就是说，接触沟槽92的上部边缘26成为被倒角的形状。

根据该结构，因为能够在栅极导通时使施加到上部边缘26的电场分散到倾斜面29内，所以能够缓和上部边缘26处的电场集中。

在图5示出的第三实施方式中，除了图3的结构以外进一步地，接触沟槽92的上部边缘26成为使SiC基板2的表面21与接触沟槽92的侧面连接的圆形面30。也就是说，接触沟槽92的上部边缘26并不变尖锐，通过圆形面30而带有圆角。

根据该结构，因为能够在栅极导通时使施加到上部边缘26的电场分散到圆形面30内，所以能够缓和上部边缘26处的电场集中。

在图6示出的第四实施方式中，除了图4的结构以外进一步的，在SiC基板2的表面21侧形成有作为第二导电型层的p型层31，该作为第二导电型层的p型层31形成于与有源区域3的p型沟道层14(参照图2(a))相同深度的位置。

根据该结构，因为能够以与有源区域3的p型沟道层14相同的工序来形成外围区域4的p型层31，所以能够使半导体装置1的制造工序简略化。另外，因为能够减少栅极绝缘膜16与作为n型漏极区域的SiC基板2的接触面积，所以能够减低泄漏电流，还能够减低栅极容量。

在图7示出的第五实施方式中，除了图6的结构以外进一步的，还在p型层31内形成有作为第一导电型层的n⁺型层32，该作为第一导电型层的n+型层32形成于与有源区域3的n⁺型源极层12(参照图2(a))相同深度的位置。

根据该结构，因为能够以与有源区域3的n⁺型源极层12相同的工序来形成外围区域4的n⁺型层32，所以能够使半导体装置1的制造工序简略化。

在图8示出的第六实施方式中，除了图6的结构以外进一步地，形成有作为底部第二导电型层的底部p型层33，该作为底部第二导电型层的底部p型层33以连接于p型层31的方式，形成于与有源区域3的p型柱层22相同深度的位置。底部p型层33以在p型层31的下方在接触沟槽92露出的作为漏极区域的SiC基板2被隐藏的方式形成于接触沟槽92的底面和侧面。底部p型层33在接触沟槽92的侧面连接于p型层31。

根据该结构，能够在接触沟槽92附近产生通过底部p型层33与作为n型漏极区域的SiC基板2的接合(pn接合)而生成的耗尽层。而且，由于该耗尽层的存在，能够使等电位面从栅极绝缘膜16远离。其结果是，能够缓和在接触沟槽92的底部中施加到栅极绝缘膜16的电场。进而，因为能够以与有源区域3的p型柱层22相同的工序来形成外围区域4的底部p型层33，所以还能够使半导体装置1的制造工序简略化。如图9示出的第七实施方式那样，该底部p型层33也可以与图7的结构组合。

此外，虽然在此未图示，但是图3到图9示出的悬垂部27、圆形面28、倾斜面29以及圆形面30也可以在有源沟槽91中同样地形成。

图10是用于说明所述半导体装置的制造方法的流程图。

在制造半导体装置1时，例如在SiC基板2的表面21选择性地注入杂质，进行退火处理(步骤S1)。由此，形成p型沟道层14、n⁺型源极层12以及p⁺型沟道接触层11等杂质区域。接着，通过以规定图案从表面21对SiC基板2进行蚀刻，从而在SiC基板2形成栅极沟槽9(有源沟槽91和接触沟槽92)(步骤S2)。

接下来的工序是栅极绝缘膜16的形成(步骤S3)。在栅极绝缘膜16的形成中，以在接触沟槽92的上部边缘26中形成与其它部分相比选择性地变厚的悬垂部27的方式，使用在规定的条件(气体流量、气体种类、气体比率、气体供给时间等)下的CVD法使绝缘材料在栅极沟槽9内堆积。由此，形成具有悬垂部27的栅极绝缘膜16。

在此，如图4和图6到图9所示，在上部边缘26形成倾斜面29的情况下，在形成栅极沟槽9之后形成栅极绝缘膜16之前，对SiC基板2进行热氧化。具体地，如图11所示，通过对SiC基板2进行热氧化来形成牺牲氧化膜34。在形成牺牲氧化膜34时，在接触沟槽92附近，从SiC基板2的表面21和接触沟槽92的侧面两方一样地开始氧化。因此，在上部边缘26从SiC基板2的表面21行进的氧化膜与从接触沟槽92的侧面行进的氧化膜与其它区域相比提前一体化。由此，在一体化的氧化膜下方形成有倾斜面29。此后，除去牺牲氧化膜34，利用CVD法形成栅极绝缘膜16即可。

在采用该图11的方法的情况下，如果如图6到图9那样在SiC基板2的表面21侧形成有p型层31、n⁺型层32，则在该部分中与作为漏极区域的SiC基板2相比热氧化率变快，因此能够更简单地形成倾斜面29。

另一方面，如图5所示，在上部边缘26形成圆形面30的情况下，在形成栅极沟槽9之后形成栅极绝缘膜16之前，对SiC基板2进行H2退火处理。具体地，如图12所示，通过对SiC基板2在1400℃以上实施H2退火(H2蚀刻)，从而在上部边缘26形成圆形面30。

再次返回到图10，在形成栅极绝缘膜16之后，回埋栅极沟槽9，直到栅极沟槽9整体被隐藏为止而堆积多晶硅(步骤S4)。然后，通过对堆积的多晶硅进行图案形成，从而在有源区域3中除去有源沟槽91外的多晶硅，同时在外围区域4中使多晶硅作为重叠部17而残存。

接着，通过CVD法在SiC基板2上形成层间膜23(步骤S5)。接着，通过对层间膜23进行图案形成，来同时形成接触孔24和接触孔25(步骤S6)。

接着，通过溅射法、蒸镀法，使铝等金属材料堆积在层间膜23上(步骤S7)。由此，形成源极片5、栅极片7以及栅极指8。经由以上工序等，得到图1示出的半导体装置1。

以上，虽然说明了本发明的实施方式，但是本发明还能够进一步利用其它方式来实施。

例如，还可以采用使所述的半导体装置1的各半导体部分的导电型反转的结构。例如在半导体装置1中，也可以p型的部分为n型，n型的部分为p型。

另外，在半导体装置1所采用的半导体并不限于SiC，例如也可以是Si、GaN、金刚石等。

另外，重叠部17并不限于外围区域4，也可以形成于有源区域3。例如以各单位单元10的上表面不被隐藏的程度仅覆盖有源沟槽91的开口端周围，由此还可以还在有源区域3中形成重叠部17。在该情况下，只要还在有源沟槽91形成悬垂部27，就能够得到与前述相同的耐压提高效果。即，栅极指8的正下方的构造只不过是示出由本发明的悬垂部27得到的耐压提高效果的一个例子，只要是能够得到相同效果的构造则则不仅限于栅极指部。

另外，在专利请求的范围所记载的事项的范围内能够实施各种设计变更。

附图标记说明

1：半导体装置；2：SiC基板；21：表面；3：有源区域；4：外围区域；8：栅极指；9：栅极沟槽；91：有源沟槽；92：接触沟槽；12：n⁺型源极层；14：p型沟道层；15：栅极电极；16：栅极绝缘膜；17：重叠部；18：侧面绝缘膜；19：底面绝缘膜；20：平面绝缘膜；22：p型柱层；23：层间膜；26：上部边缘；27：悬垂部；28：圆形面；29：倾斜面；30：圆形面；31：p型层；32：n⁺型层；33：底部p型层；34：牺牲氧化膜。