低ESL表贴式电容器阵列及其制备方法与流程

本发明涉及MLCC电容器技术领域，尤其涉及低ESL表贴式电容器阵列及其制备方法。

背景技术：

在搭载有大规模混合集成电路(LSI)的电源电路中，为降低电源线与接地之间的阻抗，减小因阻抗带来的电压波动，需在电源线与接地间并联去耦电容器。进而去除电源线中寄生的噪声，并能在电源电压变动时快速供电，使电路稳定。

通常的解决方法：在LSI的附近配置几十甚至百只电容器，这样就提高了元件的数量，增加了安装空间，同时增加了生产成本。

在LSI的附近的旁路电容器通常有交指型电容器(IDC)和长宽逆转电容器(LICC)，具有较低的ESL，但其仅为一个单独的电容器，不能降低元器件使用数量。

另外随着电容器电极层数的增多，产品ESR进一步降低，在与大规模混合集成电路(LSI)芯片使用时，会存在并联谐振现象，导致谐振点附近阻抗异常增大，影响电路的稳定。

随着电子线路的小型化和高密度化，如手机、PAD等移动设备的小型化、高频化需求，采用上述方案已经不能满足需求。

技术实现要素：

针对上述问题中存在的不足之处，本发明提供低ESL表贴式电容器阵列及其制备方法。

为实现上述目的，本发明提供一种低ESL表贴式电容器阵列，包括：陶瓷电容器主体、第一内电极、第二内电极、第一外电极和第二外电极；

所述陶瓷电容器主体包括多层陶瓷膜片，上下相邻两层陶瓷膜片上印刷有呈交替排布的第一内电极和第二内电极；所述第一内电极从陶瓷膜片长度方向的一端延伸至另一端，所述第二内电极从陶瓷膜片宽度方向的一端延伸至另一端；

所述第一外电极包覆所有所述第一内电极的引出端，所述第二外电极包覆所有所述第二内电极的引出端。

作为本发明的进一步改进，所述第一外电极和第二外电极均由第一导电层、第二导电层和第三导电层构成；

所述第一导电层包覆第一内电极或第二内电极的引出端且延伸到陶瓷电容器主体侧面附着于陶瓷电容器主体的端面上；

所述第二导电层包覆在所述第一导电层上；

所述第三导电层包覆在所述第二导电层上。

作为本发明的进一步改进，所述第一导电层的厚度为5～50um，所述第一导电层为导电材料制成的层状结构，所述导电材料包括Cu、Ni、Ag、Pd、Ag-Pd合金、Au中的一种或多种，或Cu、Ni、Ag、Pd、Ag-Pd合金、Au中的一种或多种、玻璃及金属氧化物；

所述第二导电层、第三导电层的厚度均为3～10um，其中：在低ESL表贴式电容器阵列采用焊锡安装的情况下，所述第二导电层选用电镀Ni层，第三导电层选用电镀Sn或Sn-Pb层结构；在低ESL表贴式电容器阵列采用导电性胶粘剂或引线接合安装的情况下，所述第二导电层选用电镀Ni层，第三导电层选用Ni层上电镀Au层。

作为本发明的进一步改进，所述第二导电层与第三导电层之间设有用于缓和应力的导电树脂层。

作为本发明的进一步改进，所述陶瓷电容器主体的拐角及棱边为圆弧状。

作为本发明的进一步改进，所述陶瓷膜片的厚度为3um～10um，所述陶瓷膜片为主成分和副成分混合制成的层状结构，所述主成分包括BaTiO₃、CaTiO₃、SrTiO₃、CaZrO₃中的一种或多种，所述副成分包括Mn化合物、Mg化合物、Si化合物、Co化合物、Ni化合物、稀土类元素化合物中的一种或多种；

所述第一内电极、第二内电极的厚度均为0.5～2.0um，所述第一内电极、第二内电极为导电材质制成的层状结构，所述导电材质包括Ni、Cu、Ag、Pd、Ag-Pd合金、Au中的一种或多种。

本发明还提供一种低ESL表贴式电容器阵列的制备方法，包括：

步骤1、瓷浆分散、流延陶瓷膜片；

步骤2、在陶瓷膜片上印刷第一内电极或第二内电极，并交替层叠制得生坯；

步骤3、将生坯进行匀压、切割、排塑、烧结、倒角制得陶瓷电容器主体；

步骤4、对陶瓷电容器主体的第一内电极引出端、第二内电极引出端进行涂端、烧端制得第一外电极和第二外电极；

步骤5、完成低ESL表贴式电容器阵列的制备。

作为本发明的进一步改进，所述步骤2包括：

步骤21、在陶瓷膜片上通过丝网印刷方式印刷导电浆料，形成第一内电极或第二内电极；

步骤22、将印刷有第一内电极的陶瓷膜片和第二内电极的陶瓷膜片进行交替层叠制得生坯。

作为本发明的进一步改进，在步骤3中：

所述生坯通过等静压的方法进行匀压；

所述生坯的烧结温度为900℃～1300℃。

作为本发明的进一步改进，所述步骤4包括：

步骤41、将陶瓷电容器主体的第一内电极引出端与铺有导电浆料的平台相抵接并烧结，制得第一外电极的第一导电层；其中，烧结温度为700～900℃，烧结气氛为大气或N₂气氛；

步骤42、将陶瓷电容器主体的第二内电极引出端处涂覆导电浆料并烧结，制得第二外电极的第一导电层；其中，烧结温度为700～900℃且高于步骤41的烧结温度，烧结气氛为大气或N₂气氛；

步骤43、在所有第一导电层上电镀形成第二导电层，在第二导电层上电镀形成第三导电层；其中，在低ESL表贴式电容器阵列采用焊锡安装的情况下，所述第二导电层选用电镀Ni层，第三导电层选用电镀Sn或Sn-Pb层结构；在低ESL表贴式电容器阵列采用导电性胶粘剂或引线接合安装的情况下，所述第二导电层选用电镀Ni层，第三导电层选用Ni层上电镀Au层。

与现有技术相比，本发明的有益效果为：

本发明公开的低ESL表贴式电容器阵列及其制备方法，其有效实现了电子线路的小型化和高密度化、能够有效降低制作成本及抑制产品ESR过低的现象。

附图说明

图1为本发明一种实施例公开的低ESL表贴式电容器阵列结构图；

图2为图1长度方向的剖视图；

图3为图1宽度方向的剖视图；

图4为图1的内部分解图。

1、陶瓷电容器主体；2、陶瓷膜片；3、第一内电极；4、第二内电极；5、第一外电极；6、第二外电极；7、第一导电层；8、第二导电层；9、第三导电层。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图对本发明做进一步的详细描述：

实施例1：

如图1-4所示，为了解决现有问题，本发明提供一种低ESL表贴式电容器阵列，该低ESL表贴式电容器阵列为6端子电容器，其包括：陶瓷电容器主体1、第一内电极3、第二内电极4、第一外电极5和第二外电极6。

如图1所示，本发明陶瓷电容器主体1为前后、左右对称的方体结构，陶瓷电容器主体1的拐角及棱边为圆弧状。如图2-3所示，本发明的陶瓷电容器主体1由多层陶瓷膜片2、第一内电极3、第二内电极4构成的层叠结构，上下相邻两层陶瓷膜片2上印刷有呈交替排布的第一内电极3和第二内电极4；即：上层陶瓷膜片2上印刷有第一内电极3、下层陶瓷膜片2上印刷有第二内电极4，然后其他印刷有第一内电极3或第二内电极4的陶瓷膜片2以此交替配置。其中，第一内电极3从陶瓷膜片2长度方向的一端延伸至另一端，第二内电极4从陶瓷膜片2宽度方向的一端延伸至另一端。本发明中第一内电极3为单片电极，第二内电极4为三片并排电极，如图4所示。

本发明陶瓷膜片2的厚度优选3um～10um，作为构成陶瓷膜片2的陶瓷材料，能够采用例如以BaTiO₃、CaTiO₃、SrTiO₃、CaZrO₃等作为主成分的电介质陶瓷膜片。此外，也可以采用在这些主成分中添加Mn化合物、Mg化合物、Si化合物、Co化合物、Ni化合物、稀土类元素化合物等副成分的物质。

本发明第一内电极3、第二内电极4的厚度优选0.5～2.0um，作为构成第一内电极3、第二内电极4的导电材料，例如能够采用Ni、Cu、Ag、Pd、Ag-Pd合金、Au等。

如图1-3所示，本发明的第一外电极5包覆所有第一内电极3的引出端，第一外电极5共设有两个，分别包覆第一内电极3的左端和右端，如图1、2所示；第二外电极6包覆所有第二内电极4的引出端，第二外电极6根据第二内电极4的数目共设有六个且相邻第二外电极6之间等距设置，分别包覆第二内电极4的前端和后端，如图1、3所示。其中：

本发明的第一外电极5和第二外电极6均由第一导电层7、第二导电层8和第三导电层9构成；第一导电层7包覆第一内电极3或第二内电极4的引出端且延伸到陶瓷电容器主体1侧面附着于陶瓷电容器主体1的端面上，第二导电层8包覆在第一导电层7上，第三导电层9包覆在第二导电层8上。

本发明第一导电层7的厚度优选5～50um，第一导电层7为导电材料制成的层状结构，导电材料包括Cu、Ni、Ag、Pd、Ag-Pd合金、Au中的一种或多种，或Cu、Ni、Ag、Pd、Ag-Pd合金、Au中的一种或多种、玻璃及金属氧化物。即：第一导电层7采用Cu、Ni、Ag、Pd、Ag-Pd合金、Au等。另外第一外电极5和第二外电极6中包含玻璃等能够提高第一外电极5和第二外电极6尤其是第一导电层7与第一内电极3及第二内电极4的连接可靠性，另外添加金属氧化物以提高第一导电层7的致密性，以提高产品的耐湿性。

本发明第二导电层8、第三导电层9的厚度优选为3～10um，其中：在低ESL表贴式电容器阵列采用焊锡安装的情况下，第二导电层8选用电镀Ni层，第三导电层9选用电镀Sn或Sn-Pb层结构；在低ESL表贴式电容器阵列采用导电性胶粘剂或引线接合安装的情况下，第二导电层8选用电镀Ni层，第三导电层9选用Ni层上电镀Au层。

本发明也可在第二导电层8与第三导电层9之间设有用于缓和应力的导电树脂层。

实施例2：

本发明提供一种低ESL表贴式电容器阵列的制备方法，包括：瓷浆分散、流延陶瓷膜片、印刷内电极、交错叠层、匀压、切割、排塑、烧结、倒角、涂端和烧端工序；其中具体包括：

步骤1、瓷浆分散、流延陶瓷膜片；瓷浆采用例如以BaTiO₃、CaTiO₃、SrTiO₃、CaZrO₃等作为主成分；此外，也可以采用在这些主成分中添加Mn化合物、Mg化合物、Si化合物、Co化合物、Ni化合物、稀土类元素化合物等副成分的物质；通过流延制备3um～10um厚度的陶瓷膜片。

步骤2、在陶瓷膜片上印刷第一内电极或第二内电极，并交替层叠制得生坯；其中：

步骤21、在陶瓷膜片上通过丝网印刷方式按照确定的图案印刷导电浆料，形成第一内电极或第二内电极；导电浆料采用Ni、Cu、Ag、Pd、Ag-Pd合金、Au等形成的浆料，形成厚度为0.5～2.0um第一内电极及第二内电极；

步骤22、将没有印刷第一内电极或第二内电极的保护盖用陶瓷膜片堆叠规定层数，在其上依次层叠印刷有内部电极图案(第一内电极或第二内电极)的陶瓷膜片，并在其上层叠规定层数的保护盖用陶瓷膜片，来制作生坯。

步骤3、将生坯进行匀压、切割、排塑、烧结、倒角制得陶瓷电容器主体；其中：

将生坯通过等静压的方法进行匀压；

将匀压后生坯切割为规定的尺寸，切割出未加工的生坯主体；此时通过滚筒倒角等，使未加工的生坯主体的拐角部或棱部带有弧形，也可在烧结以后进行倒角处理；

对生坯主体进行烧制，烧制温度由陶瓷膜片或内电极的材料决定，但优选为900℃～1300℃。

步骤4、对陶瓷电容器主体的第一内电极引出端、第二内电极引出端进行涂端、烧端制得第一外电极和第二外电极；其中：

步骤41、将陶瓷电容器主体的第一内电极引出端与铺有导电浆料的平台相抵接，将陶瓷电容器浸入浆料内并烧结，制得第一外电极的第一导电层；其中，导电浆料采用Ni、Cu、Ag、Pd、Ag-Pd合金、Au等形成的浆料，烧结温度为700～900℃，作为烧结时的气氛，适当使用大气或者N₂等气氛；

步骤42、将陶瓷电容器主体的第二内电极引出端处用导电性浆料对每一个第二内电极引出端进行涂覆并烧结，制得第二外电极的第一导电层；此处涂端采用使陶瓷电容器主体与夹具窄缝挤压接触，使导电浆料经由窄缝而粘附于瓷体，进而涂覆为带状。其中，导电浆料采用Ni、Cu、Ag、Pd、Ag-Pd合金、Au等形成的浆料，该烧结温度为700～900℃且高于步骤41的烧结温度，作为烧结时的气氛为空气或者N₂等气氛；

步骤43、根据电镀工艺在所有第一导电层上电镀形成第二导电层，在第二导电层上电镀形成第三导电层；其中，在低ESL表贴式电容器阵列采用焊锡安装的情况下，第二导电层选用电镀Ni层，第三导电层选用电镀Sn或Sn-Pb层结构；在低ESL表贴式电容器阵列采用导电性胶粘剂或引线接合安装的情况下，第二导电层选用电镀Ni层，第三导电层选用Ni层上电镀Au层。

步骤5、完成低ESL表贴式电容器阵列的制备。

实施例3：

随着电极层数的增加产品ESR会变小，结果在与LSI芯片自身所具有的微小电容之间所产生的并联谐振的谐振点上的阻抗变高。如果电容器的ESR降低过多，存在由于反谐振的影响而在特定的频带中去耦功能降低的问题。

在本实施方式中，第一导电层包括电阻成分；由此，电阻串联于低ESL表贴式电容器阵列电容器的电容，从而提高低ESL表贴式电容器阵列电容器的ESR。优选低ESL表贴式电容器阵列电容器的ESR为10mΩ～1000mΩ，更优选为50mΩ～500mΩ。此外，优选第一导电层的比电阻为0.005Ω·cm～1.0Ω·cm，更优选为0.01Ω·cm～0.1Ω·cm。

上述电阻成分包括一般的外部电极中所包含的金属和玻璃，还包括比电阻较高的成分，如除了玻璃之外的金属氧化物。

作为金属氧化物，如In-Sn氧化物、La-Cu氧化物、Sr-Fe氧化物、Ca-Sr-Ru氧化物等复合氧化物。由于这些氧化物与Ni的反应性良好，因此在采用这些氧化物的情况下，优选采用Ni或者Ni合金来作为用于上述的内电极3、4的导电材料。提高外电极5以及6，尤其是第一导电层与内电极3、4的连接可靠性。

本发明的目的是提供一种低ESL表贴式电容器阵列及其制备方法，其具有以下优点：

本发明有效实现了电子线路的小型化和高密度化；

本发明能够有效降低制作成本；

本发明能够有效抑制产品ESR过低的现象。

本发明不限于以上说明的低ESL表贴式电容器阵列，也能够适用于其他的层叠陶瓷电子部件。例如，在由压敏电阻陶瓷构成陶瓷主体的情况下，可以为作为限流部件发挥功能的层叠陶瓷电子部件，在由热敏电阻陶瓷构成陶瓷主体的情况下，可以为作为热敏电阻发挥功能的层叠陶瓷电子部件。

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。