本发明是有关于一种半导体结构，特别是有关于一种于硅(100)基板上设置有高电子迁移率晶体管(hemt)的半导体结构及其制造方法。
背景技术：
氮化镓(gan)与碳化硅(sic)的半导体材料具备了优异的物理性质，例如宽能隙、高崩溃电场、以及相对较高的电子迁移率。在这两种半导体材料上所制作的元件特别适合用于功率电子的领域。目前，对于高质量的碳化硅(sic)基板已有相当程度地开发，其成本合理且可应用于市场及相关的制程技术(例如布植制程与热制程)。碳化硅(sic)已被用来制作schottkybarrier二极管、bjt与mosfet等。然而，尽管经过长时间的研究，氮化镓(gan)基板的质量仍未达到可供高效元件使用的水平。不过，氮化镓(gan)与其它相关的三族氮化物材料可顺利成长于例如蓝宝石、氮化铝(aln)与碳化硅(sic)等的基板上。研究显示，氮化镓铝(algan)/氮化镓(gan)异质结构的三族氮化物半导体是制作高电子迁移率晶体管(hemt)的极佳材料。该结构同时提供了高载子浓度与高载子迁移率这两项优越的特性。在无任何掺杂情况下，在三族氮化物材料系统的异质接面中可形成浓度约1013/cm2超高浓度的二维电子层。而在氮化镓(gan)与氮化镓铝(algan)异质接面所形成的量子井中，其电子迁移率可高达1,400cm2/vs。由于上述这两项特性，使得三族氮化物材料在功率电子元件与射频电子元件的应用上具备了极佳潜力。
早期，大部分的三族氮化物元件制作在碳化硅(sic)基板上。制作在碳化硅(sic)上的三族氮化物元件虽具备极佳效能，特别是在功率管理应用上，然而在制造成本上，却相当昂贵。为求降低成本，于是开发了将元件制作在硅基板上的技术。硅晶体在(111)平面显示的晶格结构为六方晶格，相同于三族氮化物在c-轴的晶格构造，而两者之间所存在的晶格失配率(mismatch)约为可接受的16％，故两种异质半导体之间的界面可以达成相当良好的匹配。虽制作在硅(111)基板上的三族氮化物元件显示了良好的功率与射频效能，且与碳化硅(sic)基板相较，硅(111)基板确实提供了更经济与更低的成本。然而，硅(111)基板究竟非目前业界的主流，在进一步降低材料取得与管理成本的考虑下，继续寻求以硅(100)为基板的可能性仍有强烈的诱因与推动力。
主流的以硅为基础的cmos工业是以硅(100)基板作为主要基材。若三族氮化物亦可制作在硅(100)基板上，则三族氮化物元件不仅可受益于低成本主流材料的供应，亦可打开将三族氮化物元件整合于cmos系统芯片的可能性。
技术实现要素：
为满足硅cmos工业以硅(100)基板作为主要基材的现况、并寻求更低材料成本、以及能有效利用三族氮化物元件所具备处理功率及射频讯号的优异能力，本发明提供一种于硅(100)基板上设置有高电子迁移率晶体管(hemt)的半导体结构及其制造方法。
本发明的一实施例，提供一种半导体结构，包括：一硅基板，具有一凹沟，其中该凹沟的侧壁的晶格方向为(111)，且该凹沟以一第一方向延伸；一外延层，设置于该凹沟的侧壁上；以及一栅极，设置于该外延层上，并电性连接该外延层。
本发明的一实施例，提供一种半导体结构的制造方法，包括下列步骤：提供一硅基板；蚀刻该硅基板，以于该硅基板中形成一凹沟(groove)，其中该凹沟的侧壁的晶格方向为(111)，且该凹沟以一第一方向延伸；形成一外延层于该凹沟的侧壁上；以及形成一栅极于该外延层上，并电性连接该外延层。
本发明利用碱性蚀刻液(例如氢氧化钾)对传统硅(100)基板进行简单的湿蚀刻以于硅(100)基板中形成硅(111)斜面供高电子迁移率晶体管(hemt)(三族氮化物层)设置于其上，使得具有高电子迁移率、高崩溃电压与耐热性质的高电子迁移率晶体管(hemt)可因此与互补式金氧半(cmos)电路同时整合于同一硅(100)基板上，提升系统芯片对于处理功率及射频功率讯号的能力。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的附图，作详细说明如下。
附图说明
图1a是根据本发明的一实施例的一种半导体结构的剖面示意图；
图1b为图1a所示半导体结构的上视图；
图2a是根据本发明的一实施例的一种半导体结构的剖面示意图；
图2b为图2a所示半导体结构的上视图；
图3a是根据本发明的一实施例的一种半导体结构的剖面示意图；
图3b为图3a所示半导体结构的上视图；
图4a～4m是根据本发明的一实施例的一种半导体结构制造方法的剖面示意图；
图5a～5i是根据本发明的一实施例的一种半导体结构制造方法的剖面示意图；
图6是根据本发明的一实施例的一种半导体结构的剖面示意图；以及
图7是根据本发明的一实施例的一种半导体结构的剖面示意图；
其中，符号说明：
10、100半导体结构；12、120硅基板；
14凹沟；16外延层；
18栅极；18’栅极的第一部分；
18”栅极的第二部分；18”’栅极的第三部分；
20第一方向；22凹沟侧壁；
24氮化镓层；26氮化镓铝层；
28/30源极/漏极；32凹沟底部；
34第二方向；36、44、48图案化光阻层；
38、46蚀刻制程；40沟槽；
42介电材料层；50图案化介电层；
52源极/漏极预定区域；54导电插栓；
56蚀刻穿孔；58栅极金属；
60高电子迁移率晶体管(hemt)；62互补式金氧半(cmos)电路；
64浅沟槽隔离物(sti)。
具体实施方式
请参阅图1a与1b，根据本发明的一实施例，揭示一种半导体结构10。图1a为半导体结构10的剖面示意图，图1b为图1a所示半导体结构10的上视图。
在本实施例中，半导体结构10包括：一硅基板12、一凹沟(groove)14、一外延层16、以及一栅极18。凹沟14设置于硅基板12中，且以一第一方向20延伸，例如以一z方向延伸。外延层16设置于凹沟14的侧壁22上，并延伸于凹沟14的底部32与硅基板12上。栅极18设置于外延层16上，并电性连接外延层16。在一实施例中，凹沟14的侧壁22的晶格方向(latticedirection)为(111)。外延层16设置于凹沟14间有一介电材料层42，且彼此接触，介电材料层42位于硅基板12上。
在本实施例中，硅基板12的本体的晶格方向为(100)。
在本实施例中，凹沟14的侧壁22为斜面，两斜面间形成一夹角。
在本实施例中，外延层16包括氮化镓(gan)层24及设置于其上的氮化镓铝(algan)层26。
在其他实施例中，外延层16亦可包括任意单层或多层且适合的三族氮化物层。
在本实施例中，半导体结构10更包括一缓冲层(未图示)，设置于硅基板12与外延层16之间。
在本实施例中，如图1a所示，栅极18包括一第一部分18’、一第二部分18”、以及一第三部分18”’，第一部分18’大致平行于硅基板12，第二部分18”连接第一部分18’的其中一端与外延层16，第三部分18”’则连接第一部分18’的其中另一端与外延层16。
在本实施例中，半导体结构10更包括源极/漏极(28/30)，分别设置于硅基板12上与凹沟14的底部32，且栅极18、源极/漏极(28/30)以一第二方向34延伸，例如以一z方向延伸，第二方向34平行于第一方向20。
在本实施例中，源极/漏极(28/30)包括钛/铝/镍/银的复合材料。
在其他实施例中，源极/漏极(28/30)亦可包括任何适合的金属或其合金材料。
在其他实施例中，源极/漏极(28/30)更包括设置于凹沟14的侧壁22上，如图1a所示。
在其他实施例中，信道(未图标)延伸形成于凹沟14的侧壁22，信道且垂直第一方向20。
在本实施例中，外延层16、栅极18、源极/漏极(28/30)构成一高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。
请参阅图2a与图2b，根据本发明的一实施例，揭示一种半导体结构10。图2a为半导体结构10的剖面示意图，图2b为图2a所示半导体结构10的上视图。
在本实施例中，半导体结构10包括：一硅基板12、一凹沟(groove)14、一外延层16、以及一栅极18。凹沟14设置于硅基板12中，且以一第一方向20延伸，例如以一z方向延伸。外延层16设置于凹沟14的侧壁22上，并延伸于凹沟14的底部32与硅基板12上。栅极18设置于外延层16上，并电性连接外延层16。在一实施例中，凹沟14的侧壁22的晶格方向(latticedirection)为(111)。外延层16设置于凹沟14间有一介电材料层42，且彼此接触，介电材料层42位于硅基板12上。
在本实施例中，硅基板12的本体的晶格方向为(100)。
在本实施例中，凹沟14的侧壁22为斜面，两斜面间形成一夹角。
在本实施例中，外延层16包括氮化镓(gan)层24及设置于其上的氮化镓铝(algan)层26。
在其他实施例中，外延层16亦可包括任意单层或多层且适合的三族氮化物层。
在本实施例中，半导体结构10更包括一缓冲层(未图示)，设置于硅基板12与外延层16之间。
在本实施例中，如图2a所示，栅极18包括一第一部分18’、一第二部分18”、以及一第三部分18”’，第一部分18’向下凹陷形成一凹面结构，例如第一部分18’中的一部分结构较其他部分于空间上更为邻近外延层16，第二部分18”连接第一部分18’的其中一端与外延层16，第三部分18”’则连接第一部分18’的其中另一端与外延层16。
在本实施例中，半导体结构10更包括源极/漏极(28/30)，分别设置于硅基板12上与凹沟14的底部32，且栅极18、源极/漏极(28/30)以一第二方向34延伸，例如以一z方向延伸，第二方向34平行于第一方向20。
在本实施例中，源极/漏极(28/30)包括钛/铝/镍/银的复合材料。
在其他实施例中，源极/漏极(28/30)亦可包括任何适合的金属或其合金材料。
在其他实施例中，源极/漏极(28/30)更包括设置于凹沟14的侧壁22上，如图2a所示。
在其他实施例中，信道(未图标)延伸形成于凹沟14的侧壁22，且信道垂直第一方向20。
在本实施例中，外延层16、栅极18、源极/漏极(28/30)构成一高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。
请参阅图3a与3b，根据本发明的一实施例，揭示一种半导体结构10。图3a为半导体结构10的剖面示意图，图3b为图3a所示半导体结构10的上视图。
在本实施例中，半导体结构10包括：一硅基板12、一凹沟(groove)14、一外延层16、以及一栅极18。凹沟14设置于硅基板12中，且以一第一方向20延伸，例如以一z方向延伸。外延层16设置于凹沟14的侧壁22上。栅极18设置于外延层16上，并延伸于凹沟14的底部32与硅基板12上，电性连接外延层16。在一实施例中，凹沟14的侧壁22的晶格方向(latticedirection)为(111)。外延层16设置于凹沟14间有一介电材料层42，且彼此接触，介电材料层42位于硅基板12上。
在本实施例中，硅基板12的本体的晶格方向为(100)。
在本实施例中，凹沟14的侧壁22为斜面，两斜面间形成一夹角。
在本实施例中，外延层16包括氮化镓(gan)层24及形成于其上的氮化镓铝(algan)层26。
在其他实施例中，外延层16亦可包括任意单层或多层且适合的三族氮化物层。
在本实施例中，半导体结构10更包括一缓冲层(未图示)，设置于硅基板12与外延层16之间。
在本实施例中，半导体结构10更包括源极/漏极(28/30)(如图3b所示)，分别设置于外延层16上，并延伸于凹沟14的底部32与硅基板12上，且栅极18、源极/漏极(28/30)以一第二方向34延伸，例如以一x方向延伸，第二方向34垂直于第一方向20。
在本实施例中，源极/漏极(28/30)包括钛/铝/镍/银的复合材料。
在其他实施例中，源极/漏极(28/30)亦可包括任何适合的金属或其合金材料。
在其他实施例中，信道(未图标)延伸形成于凹沟14的侧壁22，且信道平行第一方向20。
在本实施例中，外延层16、栅极18、源极/漏极(28/30)构成一高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。
请参阅图4a～4m，根据本发明的一实施例，揭示一种半导体结构的制造方法。图4a～4m为半导体结构制造方法的剖面示意图。
如图4a所示，提供一硅基板12，并清洁硅基板12。
在本实施例中，硅基板12的本体的晶格方向为(100)。
之后，如图4b所示，形成一图案化光阻层36于硅基板12上。接着，以图案化光阻层36为掩模，进行显影制程，并对硅基板12进行一蚀刻制程38，例如进行非等向性蚀刻的干蚀刻制程。
如图4c所示，于上述蚀刻制程后，于硅基板12中，形成一沟槽40，之后，移除图案化光阻层36。
之后，如图4d所示，于沟槽40中，填入一介电材料层42。
在本实施例中，介电材料层42由二氧化硅(sio2)所构成。
在其他实施例中，介电材料层42亦可由其他适合作为抵抗碱性溶液蚀刻的介电材料所构成。
之后，如图4e所示，形成一图案化光阻层44于硅基板12上。接着，以图案化光阻层44为掩模，进行显影制程，并对硅基板12进行一蚀刻制程46，例如进行等向性蚀刻的湿蚀刻制程，以于硅基板12中形成一凹沟(groove)14。凹沟14的侧壁22的晶格方向为(111)，且凹沟14以一第一方向20延伸，例如以一z方向延伸。
在本实施例中，使用作为蚀刻硅基板12的蚀刻液为氢氧化钾。
在其他实施例中，其他适合使用作为蚀刻硅基板12的碱性蚀刻液如氢氧化钠(naoh)或如az400k显影液等。
在本实施例中，凹沟14的侧壁22为斜面，两斜面间形成一夹角。
之后，如图4f所示，对凹沟14中的介电材料层42进行薄化。接着，形成一外延层16于凹沟14的侧壁22上，并延伸于凹沟14的底部32与硅基板12上。之后，形成一图案化光阻层48于部分的外延层16上。介电材料层42位于外延层16与凹沟14间，且彼此接触，介电材料层42位于硅基板12上。
在本实施例中，以氢氟酸溶液对凹沟14中的介电材料层42进行薄化。
在其他实施例中，亦可使用其他适合的酸性蚀刻液对凹沟14中的介电材料层42进行薄化。
在本实施例中，外延层16由氮化镓(gan)层24及形成于其上的氮化镓铝(algan)层26所构成。
在其他实施例中，外延层16亦可由任意单层或多层且适合的三族氮化物层所构成。
在其他实施例中，更包括形成一缓冲层(未图示)于硅基板12与外延层16之间，以缓和硅基板12与外延层16之间因巨大晶格错位所产生的应力。
在其他实施例中，缓冲层可由氮化镓、氮化镓/氮化铝构成的超晶格结构(superlattice)或氮化铝等材料所构成。
之后，以图案化光阻层48为掩模，对未覆盖图案化光阻层48的部分外延层16进行蚀刻移除，以形成图案化外延层16，以利后续进行元件间的隔离(isolation)作业，如图4g所示。
在本实施例中，以感应耦合等离子蚀刻(inductivelycoupledplasmareactiveionetching)制程对未覆盖图案化光阻层48的部分外延层16进行蚀刻移除。
在其他实施例中，亦可使用其他适合的干蚀刻(dryetching)制程对未覆盖图案化光阻层48的部分外延层16进行蚀刻移除。
之后，如图4h所示，形成一图案化介电层50于外延层16与硅基板12上，露出多个源极/漏极预定区域52。
之后，如图4i所示，沉积一复合材料层于源极/漏极预定区域52，以定义源极/漏极(28/30)。
如图4i所示，源极/漏极(28/30)分别形成于硅基板12上与凹沟14的底部32。
在本实施例中，源极/漏极(28/30)包括钛/铝/镍/银的复合材料。
在其他实施例中，源极/漏极(28/30)亦可包括任何适合的金属或其合金材料。
在其他实施例中，源极/漏极(28/30)更包括自硅基板12上延伸至凹沟14的侧壁22上，如图4i所示。
之后，如图4j所示，形成多个导电插栓(plug)54于介电层50中，以电性连接源极/漏极(28/30)。
之后，如图4k所示，对介电层50进行蚀刻，以形成多个蚀刻穿孔56。
之后，如图4l所示，填入栅极金属58于蚀刻穿孔56中，以电性连接位于凹沟14侧壁22上的外延层16。
之后，如图4m所示，形成一栅极18于介电层50上，并电性连接外延层16。
在本实施例中，栅极18为一平面结构，如图4m所示。
在其他实施例中，栅极18亦可为其他结构态样，例如为一凹面结构，即，栅极18中的一部分结构较其他部分于空间上更为邻近外延层16，如图2a所示。
在本实施例中，栅极18、源极/漏极(28/30)以一第二方向34延伸，例如以一z方向延伸，第二方向34平行于第一方向20。
在本实施例中，外延层16、栅极18、源极/漏极(28/30)构成一高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。
请参阅图5a～5i，根据本发明的一实施例，揭示一种半导体结构的制造方法。图5a～5i为半导体结构制造方法的剖面示意图。
如图5a所示，提供一硅基板12，并清洁硅基板12。
在本实施例中，硅基板12的本体的晶格方向为(100)。
之后，如图5b所示，形成一图案化光阻层36于硅基板12上。接着，以图案化光阻层36为掩模，进行显影制程，并对硅基板12进行一蚀刻制程38，例如进行非等向性蚀刻的干蚀刻制程。
如图5c所示，于上述蚀刻制程后，于硅基板12中，形成一沟槽40，之后，移除图案化光阻层36。
之后，如图5d所示，于沟槽40中，填入一介电材料层42。
在本实施例中，介电材料层42由二氧化硅(sio2)所构成。
在其他实施例中，介电材料层42亦可由其他适合作为抵抗碱性溶液蚀刻的介电材料所构成。
之后，如图5e所示，形成一图案化光阻层44于硅基板12上。接着，以图案化光阻层44为掩模，进行显影制程，并对硅基板12进行一蚀刻制程46，例如进行等向性蚀刻的湿蚀刻制程，以于硅基板12中形成一凹沟(groove)14。凹沟14的侧壁22的晶格方向为(111)，且凹沟14以一第一方向20延伸，例如以一z方向延伸。
在本实施例中，使用作为蚀刻硅基板12的蚀刻液为氢氧化钾。
在其他实施例中，其他适合使用作为蚀刻硅基板12的碱性蚀刻液如氢氧化钠(naoh)或如az400k显影液等。
在本实施例中，凹沟14的侧壁22为斜面，两斜面间两斜面。
之后，如图5f所示，对凹沟14中的介电材料层42进行薄化。接着，形成一外延层16于凹沟14的侧壁22上，并延伸于凹沟14的底部32与硅基板12上。之后，形成一图案化光阻层(未图示)于部分的外延层16上。介电材料层42位于外延层16与凹沟14间，且彼此接触，介电材料层42位于硅基板12上。
在本实施例中，以氢氟酸溶液对凹沟14中的介电材料层42进行薄化。
在其他实施例中，亦可使用其他适合的酸性蚀刻液对凹沟14中的介电材料层42进行薄化。
在本实施例中，外延层16包括氮化镓(gan)层24及形成于其上的氮化镓铝(algan)层26。
在其他实施例中，外延层16亦可包括任意单层或多层且适合的三族氮化物层。
在其他实施例中，更包括形成一缓冲层(未图示)于硅基板12与外延层16之间，以缓和硅基板12与外延层16之间因巨大晶格错位所产生的应力。
在其他实施例中，缓冲层可由氮化镓、氮化镓/氮化铝构成的超晶格结构(superlattice)或氮化铝等材料所构成。
之后，以上述图案化光阻层为掩模，对未覆盖上述图案化光阻层的部分外延层16进行蚀刻移除，以形成图案化外延层16。
在本实施例中，图案化外延层16仅位于凹沟14的侧壁22上，如图5g所示。
在本实施例中，以感应耦合等离子蚀刻(inductivelycoupledplasmareactiveionetching)制程对未覆盖上述图案化光阻层的部分外延层16进行蚀刻移除。
在其他实施例中，亦可使用其他适合的干蚀刻(dryetching)制程对未覆盖上述图案化光阻层的部分外延层16进行蚀刻移除。
之后，如图5h所示，形成一介电层(未图示)于凹沟14与硅基板12上。接着，蚀刻上述介电层，以形成多个栅极、源极/漏极预定区域(未图标)。之后，沉积一复合材料层于源极/漏极预定区域，以定义源极/漏极(28/30)。
在本实施例中，源极/漏极(28/30)(如图3b所示)，分别形成于外延层16上，并延伸于凹沟14的底部32与硅基板12上。
在本实施例中，源极/漏极(28/30)包括钛/铝/镍/银的复合材料。
在其他实施例中，源极/漏极(28/30)亦可包括任何适合的金属或其合金材料。
之后，如图5i所示，形成一栅极18于外延层16上，并延伸于凹沟14的底部32与硅基板12上，电性连接外延层16。
在本实施例中，栅极18、源极/漏极(28/30)以一第二方向34延伸，例如以一x方向延伸，第二方向34垂直于第一方向20。
在本实施例中，外延层16、栅极18、源极/漏极(28/30)构成一高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。
请参阅图6，根据本发明的一实施例，揭示一种半导体结构100。图6为半导体结构100的剖面示意图。
在半导体结构100(硅基板120)中，一侧的元件为如图1a所示由外延层16、栅极18、源极/漏极(28/30)所构成的高电子迁移率晶体管(highelectronmobilitytransistor，hemt)60，另一侧的元件则为互补式金氧半(cmos)电路62，两者之间以浅沟槽隔离物(sti)64电性隔离。
在本实施例中，硅基板120的本体的晶格方向为(100)。
请参阅图7，根据本发明的一实施例，揭示一种半导体结构100。图7为半导体结构100的剖面示意图。
在半导体结构100(硅基板120)中，一侧的元件为如图3a所示由外延层16、栅极18、源极/漏极(28/30)所构成的高电子迁移率晶体管(highelectronmobilitytransistor，hemt)60，另一侧的元件则为互补式金氧半(cmos)电路62，两者之间以浅沟槽隔离物(sti)64电性隔离。
在本实施例中，硅基板120的本体的晶格方向为(100)。
本发明利用碱性蚀刻液(例如氢氧化钾)对传统硅(100)基板进行简单的湿蚀刻以于硅(100)基板中形成硅(111)斜面供高电子迁移率晶体管(hemt)(三族氮化物层)设置于其上，使得具有高电子迁移率、高崩溃电压与耐热性质的高电子迁移率晶体管(hemt)可因此与互补式金氧半(cmos)电路同时整合于同一硅(100)基板上，提升系统芯片对于处理功率及射频功率讯号的能力。
虽然本发明已以数个较佳实施例发明如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。