间隔件结构及其制造方法与流程

本揭露涉及一种间隔件结构以及一种其的成形加工方法。

背景技术：

间隔件形成于金属-氧化物-半导体场效晶体管(metal-oxide-semiconductorfieldeffecttransistor，mosfet)装置的栅电极旁边的介电结构。除了保护栅电极，间隔件也用以允许源极/漏极区和/或轻掺杂漏极(lightlydopeddrain，ldd)的形成。

在mosfet装置中，漏电流必须减少以节省功率消耗。mosfet装置中的漏电源为栅极诱导的漏极漏电(gate-induceddrainleakage，gidl)，其由在与栅电极重叠的漏极区表面的缺陷辅助能带间穿隧所造成。gidl对许多因子敏感，例如栅介电体厚度、漏极区的掺杂物浓度、所施加栅极电压，以及间隔件宽度。除了gidl之外，热载体也对间隔件宽度敏感。随着集成电路的复杂性与应用增加，对于抑制漏电流以及不同mosfet装置间的热载体有更多的挑战。

技术实现要素：

在一种示范性方面中，提供了一种用于制造间隔件结构的方法。所述方法包括下列操作。接收衬底。形成第一导电结构以及第二导电结构于所述衬底上方。形成第一图案化介电层，以覆盖所述第一导电结构以及暴露出所述第二导电结构。形成第二介电层，以覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层形成第一间隔件结构，以及放置于所述第二导电结构的所述侧壁上的所述第二介电层系形成第二间隔件结构。所述第一间隔件结构在宽度上大于所述第二间隔件结构。

在另一示范性方面中，提供了一种用于制造间隔件结构的方法。所述方法包括下列操作。提供衬底。放置第一栅极结构以及第二栅极结构于所述衬底上方。形成第一介电层，以覆盖所述第一栅极结构以及所述第二栅极结构。形成屏蔽层，以阻挡在所述第一栅极结构上方的所述第一介电层以及暴露出于所述第二栅极结构上方的所述第一介电层。蚀刻所述屏蔽层所暴露的所述第一介电层，以暴露出所述第二栅极结构。去除所述屏蔽层。形成第二介电层，以覆盖在所述第一栅极结构上方的所述第一介电层以及所述第二栅极结构。在没有屏蔽层下，蚀刻在所述第一栅极结构的上表面以及所述第二栅极结构的上表面上方的所述第二介电层。

在又另一方面中，提供了一种间隔件结构。所述间隔件结构包括衬底、第一导电结构、第一间隔件结构、第二导电结构、以及第二间隔件结构。所述第一导电结构放置于所述衬底上方。所述第一间隔件结构放置于所述第一导电结构的侧壁上。所述第二导电结构放置于所述衬底上方。所述第二间隔件结构放置于所述第二导电结构的侧壁上。所述第一间隔件结构包含比所述第二间隔件结构还多的介电层堆叠在侧向方向上，以及所述第一间隔件结构在宽度上大于所述第二间隔件结构。

附图说明

本揭露的方面将在与随附图式一同阅读下列详细说明下被最优选地理解。请注意为根据业界标准作法，各种结构未依比例绘制。事实上，为了使讨论内容清楚，各种结构的尺寸可刻意放大或缩小。

图1是根据本揭露的一些实施例绘示用于制造间隔件结构的方法的流程图。

图2a、2b、2c、2d、2e以及2f是根据本揭露的一些实施例在制造间隔件结构的各种操作的一者的剖面图。

图3是根据本揭露的一些替代实施例制造间隔件结构的剖面图。

图4a、4b、4c、4d、4e以及4f是根据本揭露的一些实施例在制造间隔件结构的各种操作的一者的剖面图。

图5a、5b、5c、5d以及5e是根据本揭露的一些实施例在制造间隔件结构的各种操作的一者的剖面图。

具体实施方式

下列揭露提供许多用于实施所提供目标的不同特征的不同实施例、或实例。为了简化本揭露，在下文描述组件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征于第二特征上方或上可包括其中所述第一及第二特征经形成为直接接触的实施例，以及也可包括其中额外特征可形成在所述第一与第二特征之间而使得所述第一及第二特征不可直接接触的实施例。此外，本揭露可重复参考编号和/或字母于各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例和/或构形之间的关系。

再者，空间相关词汇，例如“在...之下(beneath)”、“下面(below)”、“下(lower)”、“上面(above)”、“上(upper)”、“在...上(on)”和类似词汇，可能是为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。

如本文中所使用者，词汇例如“第一”、“第二”以及“第三”系描述各种组件、组件、区、层和/或区段，但这些组件、组件、区、层和/或区段应不限于这些词汇。这些词汇可仅用于将一个组件、组件、区、层或区段与另一个组件、组件、区、层或区段区别。除非内文中明确指出，否则当于本文中使用词汇例如“第一”、“第二”以及“第三”时，不意味顺序或次序。

在本揭露中，具有不同间隔件宽度的间隔件结构是通过堆叠不同数目的介电层而成形加工。所述间隔件结构的一者是从在一侧向方向上较多的介电层形成，而所述间隔件结构的另一者是从较少介电层形成。在一些实施例中，所述间隔件结构的一者是通过在一侧向方向上堆叠两个介电层形成，而所述间隔件结构的另一者是从一个介电层形成。本揭露的间隔件结构是从对齐、较不复杂且可与标准集成电路成形加工兼容。所述具有不同宽度的间隔件结构系用来作为装置的侧间隔件以满足在不同应用中的多元需求或规格。

图1是根据本揭露的一些实施例绘示一种用于制造间隔件结构的方法的流程图。方法100开始于操作110，在其中接收衬底。然后，方法100接着为操作120，在其中形成第一导电结构以及第二导电结构于所述衬底上方。接下来，方法100接着为操作130，在其中形成第一图案化介电层覆盖所述第一导电结构以及暴露出所述第二导电结构。方法100继续为操作140，在其中形成第二电介质覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。之后，方法100接着为操作150，在其中去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层系形成第一间隔件结构。此外，放置于所述第二导电结构的所述侧壁上的所述第二介电层系形成第二间隔件结构。再者，所述第一间隔件结构在宽度上大于所述第二间隔件结构。

方法100仅为实例，且不意图限制本揭露超出申请专利范围所明确记载的内容。额外操作可在方法100的前、期间或之后提供，且为了所述方法的额外实施例可将所述的一些操作置换、排除、或搬动。

图2a、2b、2c、2d、2e以及2f是根据本揭露的一些实施例在制造间隔件结构的各种操作的一者的剖面图。如图2a中所绘示以及图1中的操作110，方法100开始于操作110，在其中接收衬底10。衬底10包括晶片，所述晶片为待在其上方形成装置例如半导体装置或其它装置的晶片。在一些实施例中，衬底10包括半导体衬底，例如主体半导体衬底。所述主体半导体衬底包括元素半导体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、或砷化铟；或其组合。在一些实施例中，衬底10包括多层半导体，例如绝缘体上硅(silicon-on-insulator，soi)衬底，其包括底部半导体层、埋藏氧化物层(buriedoxidelayer，box)以及顶部半导体层。

如图2a中所绘示及图1中的操作120，方法100接着为操作120，在其中形成第一导电结构22以及第二导电结构24于衬底10上方。在一些实施例中，第一导电结构22以及第二导电结构24为晶体管装置的栅极结构，例如mosfet装置的栅极结构；或内存单元的栅极结构，例如静态随机存取内存(staticrandomaccessmemory，sram))单元的栅极结构或多次性可编程(multi-timeprogrammable，mtp)单元的栅极结构。第一导电结构22以及第二导电结构24可称作第一栅极结构以及第二栅极结构。

在一些实施例中，第一导电结构22以及第二导电结构24是由半导体材料例如经掺杂多晶硅所形成。在一些其它实施例中，第一导电结构22以及第二导电结构24的材料可以是金属、合金或任何其它合适的导电材料。第一导电结构22以及第二导电结构24可以是单层结构或多层结构。第一导电结构12以及第二导电结构14在大小上，例如在宽度上、在长度上和/或在高度上可以是相等或不同。在一些实施例中，栅极介电层12可形成于第一导电结构22与衬底10之间以及于第二导电结构24与衬底10之间。栅极介电层12可包括介电材料例如氧化硅或任何其它具有合适介电常数的合适介电材料。再者，栅极介电层12可随同第一导电结构22以及第二导电结构24被图案化。在一些实施例中，帽盖层(未显示)例如保护层和/或自对齐硅化物层形成于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方。

如图1中的操作130所绘示，方法100接着为操作130，在其中形成第一图案化介电层覆盖所述第一导电结构以及暴露出所述第二导电结构。在一些实施例中，如下形成第一图案化介电层。如图2b中所绘示，形成介电层30，其覆盖第一导电结构22的上表面22u以及侧壁22s以及第二导电结构24的上表面24u以及侧壁24s。在一些实施例中，介电层30通过沉积例如但不限于化学气相沉积(chemicalvapordeposition，cvd)形成。在一些实施例中，介电层30为单层结构，其可由介电材料例如氧化硅、氮化硅或其它合适的介电或绝缘材料所形成。在一些实施例中，介电层30为多层结构，其包括多个介电膜。例如，多层介电层包括氧化硅-氮化硅(siliconoxide-siliconnitride，on)介电层、氧化硅-氮化硅-氧化硅(siliconoxide-siliconnitride-siliconoxide，ono)介电层、或任何其它合适的介电膜堆叠。在一些实施例中，介电层30为衬垫介电层，其可与第一导电结构22的上表面22u以及侧壁22s以及第二导电结构24的上表面24u以及侧壁24s是大体上共形，但不限于此。介电层30的厚度可基于所欲间隔件宽度的要求修改。

如图2c中所绘示，放置于上表面22u上方的介电层30以及放置于第一导电结构22的侧壁22s上的介电层30被屏蔽层14，如光阻层或硬屏蔽层阻挡。

如图2d中所绘示，屏蔽层14所暴露的介电层30被去除，得到第一图案化介电层32。在一些实施例中，介电层30是通过蚀刻例如干式蚀刻和/或湿式蚀刻去除。然后，去除屏蔽层14。

如图2e中所绘示及图1中的操作140，方法100接着为操作140，在其中形成第二介电层34覆盖第一图案化介电层32以及第二导电结构24的上表面24u以及侧壁24s。在一些实施例中，第二介电层34是通过沉积例如但不限于cvd形成。在一些实施例中，第二介电层34的材料不同于介电层30。举例来说，第二介电层34由氮化硅所形成。在一些其它实施例中，第二介电层34的材料可包括氧化硅或任何其它合适的介电材料。

如图2f中所绘示及图1中的操作150，方法100继续为操作150，在其中去除放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的第二介电层34。由于靠近第一导电结构22的侧壁22s以及第二导电结构24的侧壁24s的第二介电层34的厚度大于靠近第一导电结构22的上表面22u、第二导电结构24的上表面24u以及衬底10的表面的第二介电层34的厚度，第二介电层34可通过蚀刻图案化而不需屏蔽层。在一些实施例中，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的第二介电层34是通过非等向性蚀刻例如干式蚀刻去除。因此，在第一导电结构22的侧壁22s上以及在第二导电结构24的侧壁24s上留下的第二介电层34具有大体上弧形结构(也称作d形结构)。蚀刻第二介电层34之后，第二介电层34所暴露的第一图案化介电层32是通过干式蚀刻或湿式蚀刻去除，得到l形结构。

据此，在侧向方向l(如由双箭头所指出)上堆叠且放置于第一导电结构22的侧壁22s上的第一图案化介电层32以及第二介电层34形成第一间隔件结构36。再者，放置于第二导电结构24的侧壁24s上的第二介电层34形成第二间隔件结构38。第一间隔件结构36在宽度上大于第二间隔件结构38。具体地，在侧向方向l上，第一间隔件结构36的宽度w1大于第二间隔件结构24的宽度w2。在一些实施例中，放置于第一导电结构22的两个相对侧上的所述第一间隔件结构36在宽度上相等。放置于第二导电结构24的两个相对侧上的所述第二间隔件结构38在宽度上相等。

具有较宽间隔件宽度w1的第一导电结构22以及具有较窄间隔件宽度w2的第二导电结构24形成于相同集成电路中，且可被施加至具有不同要求、规格和/或功能性的不同装置。例如，具有较宽间隔件宽度w1的第一导电结构22以及具有较窄间隔件宽度w2的第二导电结构24可分别用来作为高压mosfet装置的栅极结构以及低压mosfet装置的栅极结构、具有较大尺寸的sram或mtp单元的栅极结构以及具有较小尺寸的sram或mtp单元的栅极结构、或具有不同要求、规格和/或功能性的不同装置。在一些实施例中，具有较宽间隔件宽度w1的第一导电结构22施加至具有较大间距的相邻栅极结构，而具有较窄间隔件宽度w2的第二导电结构24施加至具有较小间距的相邻栅极结构。

本揭露的结构及制造方法不限于上述实施例，且可具有其它不同实施例。为简化说明以及方便本揭露实施例的各者间的比较，在下列实施例的各者中的完全相同组件以完全相同编号标出。为了使得更容易地比较实施例之间的差异，下列说明将详述不同实施例间的不相似处且完全相同特征将不赘述。

图3是根据本揭露的一些替代实施例制造间隔件结构的剖面图。在这些替代实施例中，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的第二介电层34是通过等向性蚀刻例如湿式蚀刻去除。因此，在第一导电结构22的侧壁22s上留下的第二介电层34具有如图3中所绘示的大体上l形结构。

据此，在侧向方向l上堆叠且放置于第一导电结构22的侧壁22s上的第一图案化介电层32以及第二介电层34都是l形结构且形成第一间隔件结构36。放置于第二导电结构24的侧壁24s上的第二介电层34是l形结构且形成第二间隔件结构38。类似地，第一间隔件结构36的宽度w1大于第二间隔件结构24的宽度w2。

图4a、4b、4c、4d、4e以及4f是根据本揭露的一些实施例在制造间隔件结构的各种操作的一者的剖面图。如图4a中所绘示，第一导电结构22以及第二导电结构24形成于衬底10上方。如图4b中所绘示，形成介电层30，覆盖第一导电结构22的上表面22u以及侧壁22s以及第二导电结构24的上表面24u以及侧壁24s。

如图4c中所绘示，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的介电层30被去除，而至少一些放置于第一导电结构22的侧壁22s以及第二导电结构24的侧壁24s上的介电层30被保留。在一些实施例中，由于靠近第一导电结构22的侧壁22s以及第二导电结构24的侧壁24s的介电层30的厚度大于靠近第一导电结构22的上表面22u、第二导电结构24的上表面24u以及衬底10的表面的介电层30的厚度，介电层30可通过蚀刻去除而不需一屏蔽层。举例来说，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的介电层30是通过非等向性蚀刻例如干式蚀刻去除，以及在第一导电结构22的侧壁22s上以及于第二导电结构24的侧壁24s上留下的介电层30具有大体上弧形结构。

如图4d中所绘示，第一导电结构22的上表面22u以及放置于第一导电结构22的侧壁22s上的介电层30被屏蔽层14，如光阻层或硬屏蔽层阻挡，而第二导电结构24被暴露。之后，屏蔽层14所暴露的介电层30被去除，得到第一图案化介电层32，其覆盖第一导电结构22的侧壁22s且曝露出第二导电结构24的侧壁24s。然后，去除屏蔽层14。

如图4e中所绘示，形成第二介电层34，覆盖第一图案化介电层32以及第二导电结构24的上表面24u以及侧壁24s。

如图4f中所绘示，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的第二介电层34被去除。由于靠近第一导电结构22的侧壁22s以及第二导电结构24的侧壁24s的第二介电层34的厚度大于靠近第一导电结构22的上表面22u、第二导电结构24的上表面24u以及衬底10的表面的第二介电层34的厚度，第二介电层34可通过蚀刻去除而不需屏蔽层。举例来说，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的第二介电层34是通过非等向性蚀刻例如干式蚀刻去除，以及在第一导电结构22的侧壁22s上以及在第二导电结构24的侧壁24s上留下的第二介电层34具有大体上弧形结构。

据此，在侧向方向l上堆叠且放置于第一导电结构22的侧壁22s上的第一图案化介电层32以及第二介电层34形成第一间隔件结构36。再者，放置于第二导电结构24的侧壁24s上的第二介电层34形成第二间隔件结构38。第一间隔件结构36的宽度w1大于第二间隔件结构24的宽度w2。

图5a、5b、5c、5d以及5e根据本揭露的一些实施例在制造间隔件结构的各种操作的一者的剖面图。如图5a中所绘示，第一导电结构22以及第二导电结构24形成于衬底10上方。在一些实施例中，帽盖层26例如保护层和/或自对齐硅化物层形成于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方。

如图5b中所绘示，局部形成介电层30，覆盖第一导电结构22的侧壁22s以及第二导电结构24的侧壁24s。在一些实施例中，第一导电结构22以及第二导电结构24由多晶硅所形成，且因此可通过氧化局部形成介电层30，覆盖第一导电结构22的侧壁22s以及第二导电结构24的侧壁24s。

如图5c中所绘示，放置于第一导电结构22的上表面22u上方的帽盖层26以及放置于第一导电结构22的侧壁22s上的介电层30由屏蔽层14阻挡。然后，屏蔽层14所暴露的介电层30被去除，得到第一图案化介电层32。屏蔽层14所暴露的介电层30可通过非等向性蚀刻或等向性蚀刻而蚀刻。在一些实施例中，放置于第一导电结构22的侧壁22s上方的图案化介电层30具有大体上i形结构。之后，去除屏蔽层14。

如图5d中所绘示，形成第二介电层34，覆盖第一图案化介电层32、第一导电结构22以及第二导电结构24。

如图5e中所绘示，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的第二介电层34被去除。由于靠近第一导电结构22的侧壁22s以及第二导电结构24的侧壁24s的第二介电层34的厚度大于靠近第一导电结构22的上表面22u、第二导电结构24的上表面24u以及衬底10的表面的第二介电层34的厚度，第二介电层34可藉由蚀刻去除而不需屏蔽层。举例来说，放置于第一导电结构22的上表面22u以及第二导电结构24的上表面24u上方的第二介电层34是通过非等向性蚀刻例如干式蚀刻去除。因此，在第一导电结构22的侧壁22s上以及在第二导电结构24的侧壁24s上留下的第二介电层34具有大体上弧形结构。

据此，在侧向方向l上堆叠且放置于第一导电结构22的侧壁22s上的第一图案化介电层32以及第二介电层34形成第一间隔件结构36。再者，放置于第二导电结构24的侧壁24s上的第二介电层34形成第二间隔件结构38。第一间隔件结构36的宽度w1大于第二间隔件结构24的宽度w2。

在本揭露中，具有两个不同间隔件宽度的间隔件结构可以以一个图案化操作成形加工。类似地，具有三或更多个间隔件宽度的间隔件结系可以以二或更多个图案化操作成形加工。例如，本揭露的间隔件结构可包括第一间隔件结构，自一个介电层形成且具有第一宽度；第二间隔件结构，自两个介电层形成且具有第二宽度；以及第三间隔件结构，自三个介电层形成且具有第三宽度。具有三个不同间隔件宽度的间隔件结构可以以两个图案化操作成形加工，且因此减少制造成本。

在本揭露中，第一间隔件结构包含比第二间隔件结构还多的介电层堆叠在侧向方向上。在一些实施例中，第一间隔件结构包含第一介电层以及第二介电层堆叠在侧向方向上，以及第二间隔件结构包含所述第二介电层。也就是说，一些介电层被第一间隔件结构以及第二间隔件结构二者所共享，而一些介电层对第一间隔件结构以及第二间隔件结构而言不是共同的。本揭露的间隔件结构自对齐、较不复杂且可与标准集成电路成形加工兼容。具有不同间隔件宽度的间隔件结构用来作为具不同施加电压的不同半导体装置(例如低电压mosfet装置以及高电压mosfet装置)的侧壁间隔件。替代地，具有不同间隔件宽度的间隔件结构也可施加至不同装置，例如互补式金属氧化物半导体(complementarymetal-oxide-semiconductor，cmos)装置的p型金属氧化物半导体(p-typemetal-oxide-semiconductor，pmos)装置以及n型金属氧化物半导体(n-typemetal-oxide-semiconductor，nmos)装置、要求多电压域(multiplevoltagedomain，vdd)应用的装置、具不同尺寸的内存装置、或具有不同规格和/或功能性的其它装置。

具有不同间隔件宽度的间隔件结构也能够分别地优化不同装置的问题或特性。例如，可个别地修改不同装置中的热载体问题以及漏电流例如栅极诱导的漏极漏电(gidl)。具有不同间隔件宽度的间隔件结构使得更容易将不同装置整合到一个芯片中而不需抵损性能，且因此可减少制造成本。

在一种示范性方面中，提供了一种用于制造间隔件结构的方法。所述方法包括下列操作。接收衬底。形成第一导电结构以及第二导电结构于所述衬底上方。形成第一图案化介电层，以覆盖所述第一导电结构以及暴露出所述第二导电结构。形成第二介电层，以覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层系形成第一间隔件结构，以及放置于所述第二导电结构的所述侧壁上的所述第二介电层系形成第二间隔件结构。所述第一间隔件结构在宽度上大于所述第二间隔件结构。

在另一种示范性方面中，提供了一种用于制造间隔件结构的方法。所述方法包括下列操作。提供衬底。放置第一栅极结构以及第二栅极结构于所述衬底上方。形成第一介电层，以覆盖所述第一栅极结构以及所述第二栅极结构。形成屏蔽层，以阻挡于所述第一栅极结构上方的所述第一介电层以及暴露出于所述第二栅极结构上方的所述第一介电层。蚀刻所述屏蔽层所暴露的所述第一介电层，以暴露出所述第二栅极结构。去除所述屏蔽层。形成第二介电层，以覆盖于所述第一栅极结构上方的所述第一介电层以及所述第二栅极结构。在没有屏蔽层下，蚀刻于所述第一栅极结构的一上表面以及所述第二栅极结构的上表面上方的所述第二介电层。

在又另一方面中，提供了一种间隔件结构。所述间隔件结构包括衬底、第一导电结构、第一间隔件结构、第二导电结构、以及第二间隔件结构。所述第一导电结构放置于所述衬底上方。所述第一间隔件结构放置于所述第一导电结构的侧壁上。所述第二导电结构放置于所述衬底上方。所述第二间隔件结构放置于所述第二导电结构的侧壁上。所述第一间隔件结构包含比所述第二间隔件结构还多的介电层堆叠在侧向方向上，以及所述第一间隔件结构在宽度上大于所述第二间隔件结构。

前面列述了数个实施例的结构以便所属领域的一般技术人员可更优选地理解本揭露的方面。所属领域的一般技术人员应了解他们可轻易地使用本揭露作为用以设计或修改其它工艺及结构的基础以实现本文中所介绍实施例的相同目的和/或达成本文中所介绍实施例的相同优点。所属领域的一般技术人员也应体认到这些均等构造不会脱离本揭露的精神及范围，以及他们可在不脱离本揭露的精神及范围下做出各种改变、取代或替代。

符号说明

10衬底

12栅极介电层/第一导电结构

14屏蔽层/第二导电结构

22第一导电结构

24第二导电结构/第二间隔件结构

22u上表面

24u上表面

22s侧壁

24s侧壁

26帽盖层

30介电层/图案化介电层

32第一图案化介电层

34第二介电层

36第一间隔件结构

38第二间隔件结构

100方法

110操作

120操作

130操作

140操作

150操作

l侧向方向

w1、w2宽度