一种测试结构的制作方法

本实用新型属于半导体制造领域，涉及一种测试结构。

背景技术：

CMOS电路具有低功耗的优点，静态条件下由泄漏电流引起的功耗可以忽略，仅在转换期间电路从电源消耗较大的电流。电源电压用VDD表示，Q代表静态(quiescent)，则IDDQ可用来表示MOS电路静态时从电源获取的电流，对此电流的测试称为IDDQ测试，这是一种应用前景广泛的测试。

IDDQ测试的原理就是检测CMOS电路静态时的漏电流，电路正常时静态电流非常小(nA级)，而存在缺陷时(如栅氧短路或金属线短接)静态电流就大得多如果用IDDQ法测出某一电路的电流超常，则意味着此电路可能存在缺陷。

锗硅(SiGe)在28nm节点PMOS拉伸工艺中被广泛采用。图1显示为SiGe沉积界面正常时的结构图，图2显示为SiGe沉积界面不正常时的结构图。SiGe薄膜沉积界面问题将会导致很大的IDDQ。

SiGe沉积需要用到HCl、SiH₄、B₂H₆等反应气体，每种气体都是用钢瓶装的，一段时间用完后需要更换新的钢瓶，而由于每瓶气体都存在一定差异，更换新瓶后有可能影响SiGe沉积工艺，这是导致出现SiGe薄膜沉积界面问题的重要原因。因此，在常规的反应气体HCl更换后，常规的透射电子显微镜(TEM)方法被用来检查SiGe薄膜界面问题。TEM分析较为及时，但是具有破坏性，不能检查大部分器件。由SiGe沉积界面问题引起的PMOS大的结漏电流在最终封装前晶圆级别测试(Final CP)中体现出来(出现IDDQ异常值)。但是从离线的TEM测试到最终的CP测试通常需要耗时两个月,耗时较长，发现问题太晚，容易导致巨大的浪费。

图3-图6显示为现有的四种测试结构，均包括有源区101、连接柱102及金属103，分别用来测试不同类型的有源区结漏电流。其中，图3所示测试结构是针对有源区，图4所示测试结构是针对边缘区域，图5所示测试结构是针对硅岛，图6所示测试结构是针对浅沟槽隔离(STI)结构。但是，现有技术中这些测试结构只适用于二极管，而不适用于MOS晶体管。

因此，如何提供一种测试结构，以在SiGe沉积工艺中更换HCl气体后快速、安全检测SiGe沉积界面问题，成为本领域技术人员亟待解决的一个重要技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种测试结构，用于解决现有技术中测试周期长，无法及时发现全区域的SiGe沉积界面整合质量的问题。

为实现上述目的及其他相关目的，本实用新型提供一种测试结构，所述测试结构包括呈阵列设置的多个MOS晶体管；所述MOS晶体管包括形成于衬底中的SiGe源区、SiGe漏区以及形成于所述衬底上并位于所述SiGe源区与SiGe漏区之间的栅极结构；所述SiGe源区及SiGe漏区均通过所述第一连接金属层引出，用于测试SiGe界面整合质量。

可选地，所述测试结构至少包括5000个MOS晶体管。

可选地，所述衬底偏置，所述栅极结构浮空，所述SiGe源区与所述SiGe漏区相连，用于采用两端法测试MOS晶体管的漏电流。

可选地，所述SiGe源区、SiGe漏区、栅极结构及衬底均通过第一连接金属层引出，用于采用四端法进行MOS晶体管测试。

可选地，所述SiGe源区及SiGe漏区均通过导电柱与所述第一连接金属层相连。

可选地，所述测试结构设置于晶圆的切割道区域。

可选地，所述栅极结构包括多晶硅栅极及形成于所述多晶硅栅极两侧的侧墙结构。

可选地，所述衬底为Si衬底或Ge衬底。

可选地，所述呈阵列设置的多个MOS晶体管中，相邻两行MOS晶体管之间通过浅沟槽隔离结构隔离，位于同一列的MOS晶体管共用栅极结构。

如上所述，本实用新型的测试结构，具有以下有益效果：本实用新型的测试结构不具有破坏性，可以实现全区域的MOS晶体管阵列SiGe界面整合(interface integration)质量测试，及时在第一连接金属层阶段得到器件的漏电性能，可以将测试周期由2个月减少为0.5个月，大大提高了生产效率。本实用新型的测试结构采用不同的测试方式。一种是采用四端法(4pin)进行常规的MOS测试，MOS晶体管的源极、漏极、栅极、衬底均通过第一连接金属层(M1)引出，测试项目包括线性阈值电压(Vtlin)、线性漏电流(Idlin)、饱和源漏电流(Idsat)、漏极关断电流(Idoff)、通用曲线(universal curve)等。若SiGe薄膜明显没长好，则Idlin/Vtlin及通用曲线相对于基准值(BL)会明显漂移。另一种是采用采用两端法测试结漏电流，MOS晶体管源极与漏极均通过第一连接金属层(M1)引出，若SiGe薄膜明显没长好，则晶体管的漏电流和基准值(BL)相比，会明显增高1～2个数量级。其中，第二组测试更为敏感。

附图说明

图1显示为现有技术中SiGe沉积界面正常时的结构图。

图2显示为SiGe沉积界面不正常时的结构图。

图3-图6显示为现有技术中四种测试结构的示意图。

图7显示为本实用新型的测试结构的平面布局图。

图8显示为本实用新型的测试结构中MOS晶体管的剖面结构示意图。

元件标号说明

101 有源区

102 连接柱

103 金属

201 SiGe源区

202 SiGe漏区

203 栅极结构

204 导电柱

205 衬底

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

请参阅图7至图8。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。

本实用新型提供一种测试结构，请参阅图7，显示为该测试结构的平面布局图，包括呈阵列设置的多个MOS晶体管。请参阅图8，显示为所述MOS晶体管的剖面结构示意图。所述MOS晶体管包括形成于衬底205中的SiGe源区201、SiGe漏区202以及形成于所述衬底205上并位于所述SiGe源区201与SiGe漏区202之间的栅极结构203；所述SiGe源区201及SiGe漏区202均通过第一连接金属层(M1)引出用于测试。

具体的，所述衬底20包括但不限于Si衬底、Ge衬底等常规半导体衬底。所述衬底20中设有阱区，所述SiGe源区201与SiGe漏区202均设于阱区中。所述SiGe源区201及SiGe漏区202均通过导电柱204与所述第一连接金属层(M1)相连。

具体的，所述栅极结构203包括多晶硅栅极及形成于所述多晶硅栅极两侧的侧墙结构。本实施例中，所述呈阵列设置的多个MOS晶体管中，相邻两行MOS晶体管之间通过浅沟槽隔离结构隔离，位于同一列的MOS晶体管共用栅极结构。

具体的，所述测试结构至少包括5000个MOS晶体管。MOS晶体管数量越多，信号越明显，更有利于信号的读出。

本实用新型的测试结构的使用方法如下：

作为示例，在晶圆的切割道区域设置两套所述测试结构。

对于第一套测试结构，所述SiGe源区201、SiGe漏区202、栅极结构203及衬底205均通过所述第一连接金属层(M1)引出，用于采用四端法进行常规的MOS晶体管测试。测试项目包括线性阈值电压(Vtlin)、线性漏电流(Idlin)、饱和源漏电流(Idsat)、漏极关断电流(Idoff)、通用曲线(universal curve)等。若SiGe薄膜明显没长好，则Idlin/Vtlin及通用曲线相对于基准值(BL)会明显漂移。

对于第二套测试结构，将所述衬底205偏置(或称为阱区偏置)，所述栅极结构203浮空，所述SiGe源区201与所述SiGe漏区202相连，以便于采用两端法测试MOS晶体管的漏电流。若SiGe薄膜明显没长好，则晶体管的漏电流和基准值(BL)相比，会明显增高1～2个数量级。相对于第一套测试结构，第二套测试结构更为敏感。

综上所述，本实用新型的测试结构不具有破坏性，可以实现全区域的MOS晶体管阵列SiGe界面整合(interface integration)质量测试，及时在第一连接金属层阶段得到器件的漏电性能，可以将测试周期由2个月减少为0.5个月，大大提高了生产效率。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。