半导体器件和非易失性存储器的制作方法

本文的各种实施例及它们的实施涉及p-n结二极管，并且更特别地涉及特别在如电阻存储器(RRAM)或相变存储器(PCRAM)的非易失性存储器中使用的二极管选择器阵列。

背景技术：

通常，RRAM和PCRAM型存储器包括存储器层面，存储器层面包括按行和列的矩阵配置的存储器单元，该存储器单元被设计用来存储二进制数据值。行存取通常通过被称作字线的金属迹线发生，列存取通常通过被称作位线的金属迹线发生。

控制存取RRAM和PCRAM型存储器的存储器位置可通过包括二极管的选择器阵列来获得，二极管例如可设置在存储器的存储器层面下方。

总之，每个存储器单元连接到字线和位线，并且施加到字线和位线的电压的各种配置允许存储器单元中的数据值被读取、被编程或被擦除。

每个存储器单元串联连接选择器阵列的二极管，该二极管的正向或反向导通状态或不导通状态，这取决于电压，允许选择给定的存储器单元。

技术实现要素：

选择器阵列的二极管通常直接形成在半导体衬底内，这会引入不期望的双极效应。

实际上，在二极管的使用中已经观察到多次出现的问题，该二极管的掺杂区域是直接注入到衬底或阱内。这些不期望的双极效应例如是由于与衬底的寄生p-n结，并且通常是在阵列使用期间和上电时发生。

期望以简单并且可与非易失性存储器技术兼容的方式来避免与衬底的这些寄生双极效应。

另外，在用于制造二极管的通常方案中的某些蚀刻工艺表现出对尺寸减小的约束，例如一方面是由于掩模需要精确对准，并且另一方面是由于所蚀刻结构的外形因子的变化。

因此，也期望改进对所述蚀刻工艺的控制。

为此，提供一种半导体器件，其特征在于，包括：半导体衬底；位于所述半导体衬底的顶部上的绝缘层；以及在第一方向上按列并且在与所述第一方向正交的第二方向上按行设置的二极管阵列，每个二极管包括第一导电类型的阴极区域和第二导电类型的阳极区域，所述阴极区域和所述阳极区域彼此重叠并且设置于所述绝缘层上，使得所述绝缘层将所述二极管与所述半导体衬底绝缘。

在一个实施例中，所述阴极区域是纵向沿着所述第二方向的对应半导体带的部分，其中，对于每行，所述行的所述二极管的所述阴极区域是所述半导体带中的对应半导体带的部分，并且所述行的所述二极管的所述阳极区域是分别与所述行的所述阴极区域接触的半导体垫。

在一个实施例中，该半导体器件包括：沿着所述第二方向与所述半导体带平行的金属迹线，以及将所述金属迹线连接到所述半导体带的金属接触，所述金属接触沿着所述第二方向规则地设置在至少一个二极管构成的组之间。

在一个实施例中，所述阴极区域直接位于所述绝缘层上并且位于所述阳极区域和所述绝缘层之间。

在一个实施例中，该半导体器件包括将同一行的所述二极管的所述阳极区域彼此分离的绝缘材料的缓冲部分，所述缓冲部分具有被所述阳极区域的边缘部分跨越的边缘。

在一个实施例中，该半导体器件包括：分别与阳极接触的金属接触；以及

通过所述金属接触分别电耦合至所述阳极的存储器单元。

根据另一方面，提供一种非易失性存储器，其特征在于，包括：半导体衬底；位于所述半导体衬底的顶部上的绝缘层；包括存储器单元阵列的存储器层面；以及二极管的选择器阵列，被配置成分别选择所述存储器层面的存储器单元，所述二极管在第一方向上按列并且在与所述第一方向正交的第二方向上按行设置，每个二极管包括第一导电类型的阴极区域和第二导电类型的阳极区域，所述阴极区域和所述阳极区域彼此重叠并设置于所述绝缘层上，使得所述绝缘层将所述二极管与所述半导体衬底绝缘。

在一个实施例中，所述存储器单元是电阻存储器单元或相变存储器单元。

在一个实施例中，所述阴极区域是纵向沿着所述第二方向的对应半导体带的部分，其中，对于每行，所述行的所述二极管的所述阴极区域是所述半导体带中的对应半导体带的部分，并且所述行的所述二极管的所述阳极区域是分别与所述行的所述阴极区域接触的半导体垫。

在一个实施例中，该非易失性存储器包括：沿着所述第二方向与所述半导体带平行的金属迹线，以及将所述金属迹线连接到所述半导体带的金属接触，所述金属接触沿着所述第二方向规则地设置在至少一个二极管构成的组之间。

在一个实施例中，非易失性存储器包括将同一行的所述二极管的所述阳极区域彼此分离的绝缘材料的缓冲部分，所述缓冲部分具有被所述阳极区域的边缘部分跨越的边缘。

在一个实施例中，非易失性存储器包括分别将所述阳极电耦合到所述存储器单元的金属接触。

实际上，提供的各种实施例和它们的实施明显与非易失性存储器的制造和使用的技术约束完全相兼容，特别是RRAM和PCRAM型的非易失性存储器。

例如，所提供的实施例使得不用针对最终形成硅垫的刻蚀工艺增加对对准来说至关重要的掩蔽步骤就可形成二极管。

另外，相对于其中掩膜采用垫状形式的传统蚀刻工艺，各种掩蔽有利地仅利用带状形式的掩模，显著使得所述掩模的接触表面增加，显著提高了对蚀刻的外形因子的控制，特别是对于减小的尺寸的控制。

因此，提供的实施例和它们的实施对技术节点来说是优化的，特别是对于二极管选择器阵列所占据的表面的最小化。

附图说明

在研究本文的非限制实施例和它们的实施以及从所附附图的基础上，将使得本文的其他优点和特征变得更加明显，其中：

图1至图7示出用于制造二极管选择器阵列的方法的一个实施例的步骤，以及

图8和图9示出二极管选择器阵列的一个实施例。

具体实施方式

图1至图7包括二极管选择器阵列的制造方法在实施中各种阶段的、二极管选择器阵列的部分的顶视图，同时，为了清楚起见，包括通过分别用AA、BB和CC标记的平面的横截面图。

图1示出初步步骤，在此期间缓冲层5被沉积在称为初始结构IS的结构上。

初始结构IS可例如通过在半导体衬底1上形成例如介电材料的绝缘层2和沉积第一导电类型(例如n型)的例如多晶硅的第一硅层3来获得。如本文使用的，词语“硅”本身(与例如氮化硅或氧化硅的其他材料相对)意欲表示半导体硅，并且本领域技术人员将明白这样的半导体硅可由备选的半导体例如锗或砷化镓等来取代。

下面，通用术语“多晶硅”用来表示多晶体硅。

作为变型，初始结构IS可以是传统FDSOI衬底型的结构，包括在掩埋绝缘层(BOX：“掩埋氧化物”)顶部上的半导体膜，掩埋绝缘层本身在载体衬底的顶部上。对于使用了在某些技术节点上有利的FDSOI技术的应用，对FDSOI衬底的初始本征半导体膜进行掺杂以便形成第一导电类型的硅层3。

BOX层形成绝缘层2并且载体衬底形成衬底1。

缓冲层5由绝缘材料形成，其例如可以是氧化硅、氮化硅和氧化硅的层的重叠，或是单独的氮化硅(Si3N4)层。

在这个阶段，通过平面CC的横截面图与通过平面BB的横截面图相同，因此在这里没有示出。

图2示出了掩蔽步骤，在此期间已经在缓冲层5上形成抗蚀剂掩模4。

抗蚀剂掩模4被配置使得缓冲层5的未覆盖部分形成纵向沿着第一方向X的带5’。

图3示出了选择性蚀刻缓冲层5直至第一硅层3的结果以及去除抗蚀剂掩模4的结果，留下了在第一硅层3上的缓冲层带5’。

图4示出了其中在之前关于图3获得的结构上已经形成第二导电类型(例如p型)的第二硅层8的步骤。

第二硅层8例如通过沉积多晶硅来形成或可通过外延生长来获得。

图5示出了与图2描述的步骤类似的使用掩模的蚀刻步骤的结果，但是留下纵向沿着第二方向Y的未覆盖带，第二方向Y与第一方向X正交。

在这个蚀刻步骤期间，蚀刻第二硅层8、缓冲层5的带5’和第一硅层3。

蚀刻通过绝缘层2而停止，并且被执行以便三个被蚀刻的层3、5、8的剩余部分形成纵向沿着第二方向Y的带9的形式。

缓冲层的带5’的剩余部分形成带部分并且在这个表示中用带有标记6的虚线表示并且在以后也是这样。

图6示出了掩蔽步骤，在此期间掩模10留下之前关于图5获得的带9中的、纵向沿着第一方向X的未覆盖带11。

未覆盖带11对着缓冲层5的带6的部分，并且比之前获得的缓冲层5的带5’窄。

因此，这个掩蔽步骤对于对准来说不是最关键的，因为如在下面将更详细看到的，二极管的有源区域的表面依赖于缓冲层5的带6部分的部署，而不依赖于这个蚀刻工艺中的掩模的对准。

图7示出了在选择性蚀刻第二硅层8直至缓冲层5并去除掩模10后获得的结构。

在两个正交方向上被蚀刻成带的第二硅层8的剩余部分形成正方形或长方形形状的垫13。

结果，第二导电类型的硅垫13形成按照两个方向X和Y设置为矩阵的二极管20的阳极22。二极管20的阴极21由第一硅层3的带9’形成，带9’是在图7所示的选择性蚀刻中去除带9的第二硅层8的部分后剩余的。第一硅层的每个剩余带9’对于如此形成的二极管20的选择器阵列30的对应行的所有二极管而言是共同的。

二极管20的阴极21和阳极22在界面23处接触，形成p-n结。界面23的表面对应于在缓冲层的带6的两个部分之间包括的表面，由所述带6部分的边缘6’界定。

另外，用这个方法形成的二极管20通过绝缘层2与半导体衬底1完全绝缘，结果，不会遭受与衬底的寄生双极效应。

图8示出通过之前描述的方法获得的、与图7结构对应的选择器阵列的一个实施例的横截面图。

图9示出图8中示出的实施例的电子电路图。

已经形成接触15，该接触15将二极管20的阳极22连接到对应存储器单元40，该接触15位于这里明显示意性示出的后端工艺线(BEOL)互连区段内。

第一硅层3的带9’形成字线。但是，为了降低字线的电阻率，有利的是采用多晶硅3的“捆扎”(strapping)(根据通常使用的术语)。

捆扎对应于多晶硅的带9’与沿着第二方向Y的金属迹线18的并联连接。

在这里沿着字线按照四个二极管20构成的组25，通过规则地设置在第二方向Y的金属接触17进行带9’和迹线18之间的连接。

换句话说，在每个字线上，接触17将二极管20的每个组25之间的多晶硅带9’与金属迹线18并联连接。

每组25的二极管20的数量可根据意欲使用的选择器阵列30而改变，主要根据所施加的电流和第一硅层3的电阻率。

每组也可以仅有一个二极管20，在这种情况下，每个单个的二极管20间形成的接触17连接硅带9’和金属迹线18。

总之，根据一个实施例，描述了选择器阵列的形成，该选择器阵列包括在第一方向上按列并且在与所述第一方向正交的第二方向上按行设置的二极管矩阵层面。二极管包括第一导电类型的阴极区域和第二导电类型的阳极区域，所述阴极区域和阳极区域重叠并在其表面可控制的界面上接触。二极管设置在半导体衬底表面上形成的绝缘层上，允许二极管与衬底的其余部分绝缘。

上面描述的各种实施例可以组合以提供其他的实施例。在考虑上面详细描述的情况下，可对实施例作出这些和其他改变。通常来说，在下面的权利要求中，使用的术语不应被视为将权利要求限制于本实用新型和权利要求公开的具体实施例，而是应当被视为包括与这些权利要求表明的全部范围等价的所有可能的实施例。因此，权利要求不受本公开内容的限制。