环绕式沟槽接触部结构和制作方法与流程

技术领域

本发明总体上涉及半导体器件的制造。具体而言，本发明的实施例涉及基于鳍状物的晶体管器件，其具有改善器件性能的环绕式源极/漏极接触部。

背景技术：

平面晶体管的限制具有受约束的努力来在降低器件尺寸的同时提高集成电路的性能。近来开发的基于鳍状物的晶体管能够借助环绕式双栅极和环绕式三栅极实现更加密集的器件部件封装和更大的电流控制。多个鳍状物的使用能够实现对器件规格的进一步剪裁以及性能的提高。但是，多鳍状物器件的源极/漏极接触部通常形成于鳍状物的顶部边缘之上，其可能由于鳍状物顶端处的电流拥堵而带来高电阻。

附图说明

图1A示出了根据本发明的实施例的具有环绕式接触部的半导体器件的截面图。

图1B示出了根据本发明的实施例的具有环绕式接触部的半导体器件的三维透视图。

图2A-2E示出了根据本发明的实施例的用于形成多鳍状物半导体器件的过程的三维透视图。

图2F-2H示出了根据本发明的实施例的用于在多鳍状物半导体器件的源极区/漏极区上形成环绕式接触部的过程的截面图。

图3示出了根据本发明的实施例的计算装置。

具体实施方式

描述了一种用于与多鳍状物晶体管结合使用的环绕式源极/漏极沟槽接触结构以及用于形成这样的环绕式沟槽接触部的方法。将联系具体的细节描述本发明，以提供对本发明的彻底理解。本领域技术人员将认识到能够在无需这些具体细节的情况下实践本发明。在其他情况下，没有通过具体的细节描述众所周知的半导体工艺和设备，以避免对本发明造成不必要的模糊。此外，附图所示的各种实施例只是说明性的表示，其未必是按比例绘制的。

文中公开了用于多鳍状物MOSFET器件的环绕式源极/漏极沟槽接触部以及用于形成这样的环绕式沟槽接触部的方法。基于鳍状物的晶体管结构包括多个半导体鳍状物，每一鳍状物具有顶表面和侧表面。所述鳍状物沿与衬底表面正交的方向具有高的高宽比，从而在保持小的器件覆盖面积的同时提高可用于器件形成的表面面积。所述的具有高高宽比的鳍状物被紧密隔开，在每一相邻的鳍状物之间建立了具有高高宽比的缝隙。栅极堆叠结构环绕每一鳍状物的一部分的顶表面和侧表面，在其内界定了沟道区。每一鳍状物具有一对处于所述沟道区的相对两侧的源极区/漏极区。外延生长的半导体层覆盖每一鳍状物在所述源极区/漏极区内的顶表面和侧表面。所述外延半导体层提高了可用于形成源极/漏极接触部的表面面积，并使鳍状物之间的缝隙狭窄。通过栅极侧壁间隔体使所述栅极堆叠结构与所述源极区/漏极区的所述外延部分绝缘。

源极/漏极沟槽接触部结构通过顺应所述外延半导体层的表面而环绕每一源极区/漏极区，从而建立了从所述鳍状物的顶部到底部的接触部。所述源极/漏极沟槽接触部结构包括接触金属层和填充金属。所述接触金属层是共形的、均匀厚度的层，其建立了与所述外延半导体层之间的高表面面积、低势垒高度的界面。在实施例中，所述接触金属层完全填充了鳍状物之间的每一高高宽比的缝隙。将所述接触金属层材料选择为具有使金属－半导体界面处的势垒高度最小化的功函数。所述填充金属填充了所述接触金属层和所述鳍状物以上的接触沟槽。在实施例中，所述充填材料填充了所述高高宽比缝隙的一部分。所述填充金属包括通过阻挡层内衬的导电金属插塞。所述阻挡层可以避免所述插塞材料和所述接触金属层材料相互扩散，改进所述插塞和所述接触部的粘附，和/或在插塞材料的沉积过程中避免对接触金属的化学侵蚀。

当在主要接触鳍状物顶端的常规多鳍状物源极/漏极接触部当中发生电流拥堵的时候，所公开的环绕式接触部由于顺应着每一鳍状物的源极区/漏极区的顶表面和侧表面，能够实现更大的接触表面面积，并且在不提高鳍状物间距的情况下降低电流拥堵。此外，通过选择材料降低所述鳍状物的源极区/漏极区与所述金属接触部的界面处的电阻，以获得适当的金属－半导体势垒高度。本发明的这些方面能够进一步控制接触电阻和驱动电流，从而随着器件尺寸的持续缩小而提高器件性能。

图1A-B示出了具有环绕式源极/漏极沟槽接触部的多鳍状物晶体管的多个视图。图1A示出了沿图1B的A-A'线获得的贯穿器件的源极区/漏极区的截面图。图1B是示出了多鳍状物晶体管的栅极部分以及相对的源极区/漏极区的三维透视图。

根据本发明实施例，在图1A-B中示出了一种多鳍状物晶体管。鳍状物102从半导体衬底110延伸出。作为例子，示出了一种三鳍状物器件，以达到举例说明的目的，但是应当理解，替代实施例可以包括更多或更少的鳍状物。隔离区101将每一鳍状物102的基部隔开，以降低来自鳍状物的基部的漏电流。鳍状物102具有高高宽比，其使能针对小的器件覆盖区的更宽的有效栅极宽度。将鳍状物高宽比定义为鳍状物高度H_f与鳍状物宽度W_f的比值。如图1A所示，鳍状物高度H_f是所述鳍状物沿与衬底110的表面正交的方向在隔离区101以上延伸的高度。鳍状物宽度W_f是垂直于鳍状物高度并且平行于图1A所示的源极区/漏极区的截面的鳍状物尺寸。鳍状物102可以具有10-100nm的高度和5-20nm的宽度，并且可以具有大于4的高宽比。在实施例中，鳍状物102具有50nm的高度和10nm的宽度。

栅极结构126环绕所述鳍状物的一部分的侧表面和顶表面，从而界定了设置于所述鳍状物内的沟道区114。栅极结构126可以包括栅极电介质和栅电极。所述栅极电介质将栅电极与鳍状物隔离开。栅极电介质材料是半导体领域公知的，例如，其可以是高k材料，例如，氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。栅极电介质还可以包括处于鳍状物表面上的自然氧化物。栅电极可由金属层构成，例如，金属层可以是但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由形成于功函数设定材料以上的非功函数设定填充材料构成。

将一对源极区/漏极区112设置到沟道区114的相对侧上。在实施例中，每一源极区/漏极区112包括鳍状物的一部分以及生长在鳍状物表面上的外延半导体层103。在源极区/漏极区112内，在鳍状物102的顶表面和侧壁表面上生长外延半导体层103，以增加可用于形成源极/漏极接触部的表面面积。此外，外延半导体层103可以通过校正先前的蚀刻过程对鳍状物造成的损坏，来改善鳍状物和源极/漏极沟槽接触部之间的金属－半导体界面。在实施例中，直接从鳍状物表面生长外延半导体层103将得到共形或者接近共形的材料层。在实施例中，外延半导体层103具有均匀的厚度。外延半导体层103的厚度可达20nm。在实施例中，外延半导体层103具有5nm的厚度。

源极区/漏极区112可以是掺杂的或者是非掺杂的。在具体实施例中，对所述源极区/漏极区进行p型掺杂，以形成PMOS器件。在另一具体实施例中，对所述源极区/漏极区进行n型掺杂，以形成NMOS器件。可以对沟道区114进行与源极区/漏极区相反的掺杂。此外，通过侧壁间隔体121使外延半导体层103与栅极结构126的侧壁绝缘。在实施例中，侧壁间隔体121由绝缘电介质材料构成，例如，绝缘电介质材料可以是但不限于二氧化硅、氮氧化硅或氮化硅。

鳍状物被紧密隔开，以保持小的器件覆盖面积。鳍状物102之间可以相隔25-70nm。在具体实施例中，鳍状物102相隔50nm。鳍状物102连同形成于其上的外延半导体层103在相邻的鳍状物102之间界定了具有高高宽比的缝隙116。将缝隙高宽比定义为缝隙116的从隔离区101的表面到外延硅层103的顶部的高度Hg与缝隙116的宽度Wg的比值，如图1A所示。缝隙116可以具有从10到120nm的高度，以及从15nm到50nm的宽度。在实施例中，缝隙116具有60nm的高度和20nm的宽度。在本发明的实施例中，缝隙116具有等于3的高宽比。

鳍状物102从衬底110延伸出。在实施例中，每一鳍状物102都是连续的，并且沿衬底110的整个长度延伸。衬底110和鳍状物102由适于半导体器件制作的任何材料构成。在一个实施例中，所述多鳍状物结构直接由体块衬底形成，例如，单晶硅衬底。在其他实施例中，所述体块衬底包括锗、硅锗或者III-V化合物半导体材料。此外，衬底110可以包括缓冲层，缓冲层用于从下层的衬底到形成于其上的鳍状物所希望采用的材料使晶格常数发生渐变。或者，结构100可以由绝缘体上半导体(SOI)衬底制作而成。SOI衬底包括下层的体块衬底、中间的绝缘体层和顶部的单晶层。在实施例中，所述SOI衬底是通过晶片传送形成的。在实施例中，鳍状物102是由SOI衬底的顶部单晶层形成的。

在本发明的实施例中，一对源极/漏极沟槽接触部环绕源极区/漏极区112，顺应外延半导体层103并填充高高宽比缝隙116。在实施例中，尚未生长任何外延半导体层，源极/漏极沟槽接触部直接形成于鳍状物102的表面上。在实施例中，源极/漏极沟槽接触部包括共形接触部金属层105和填充金属。在图1A-B所示的实施例中，填充金属包括插塞106和阻挡层107。在实施例中，接触金属层105顺应界定接触沟槽的各个表面，例如，所述各个表面为外延半导体层103、电介质层104、侧壁间隔体121和隔离区101，如图1A-B所示。在鳍状物102上没有外延半导体层103的实施例中，源极/漏极沟槽接触部直接形成于鳍状物102的表面上。在实施例中，接触金属层105完全或者几乎完全填充相邻外延硅层103之间的高高宽比缝隙，从而建立了通往每一鳍状物102的基部的低导电性通路。在实施例中，在缝隙116内没有填充金属材料，如图1A所示。在另一实施例中，填充金属延伸至缝隙116内。在实施例中，在金属－半导体界面处没有任何孔隙。大接触表面面积降低了由电流拥挤效应造成的电阻，由此在不增大器件占地面积的情况下提高了器件的性能。在实施例中，将接触金属层105形成至足以填充缝隙116并且均匀地覆盖源极区/漏极区112的厚度。接触金属层105的厚度可以处于1到10nm的范围内。在本发明的实施例中，接触金属层105具有5nm的厚度。

接触金属层105是高度导电的材料，其使得外延半导体层103和接触金属层105之间的势垒高度最小化，从而进一步降低了接触部当中的电阻。在本发明的实施例中，在接触金属层105和外延半导体层之间的金属－半导体界面处未形成硅化物。在实施例中，接触金属层105包括具有(例如)1.6-200μΩ-cm的高电导率的材料，以避免晶体管驱动电流的损耗。在实施例中，所述晶体管是NMOS晶体管，其中，接触金属层105具有n型功函数。在具体实施例中，NMOS晶体管具有n型掺杂的源极区/漏极区和p型掺杂的沟道区。将n型功函数金属用于n型源极区/漏极区上的源极/漏极接触部将使得金属－半导体界面处的势垒高度最小化。N型接触金属层105可以具有处于3.9eV和4.2eV之间的功函数。可以用于n型接触金属层105的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝。可以将PMOS器件制作为具有p型或者n型功函数接触金属层105。P型接触金属层105可以具有处于5.1eV和5.4eV之间的功函数。在具体实施例中，PMOS晶体管具有p型源极区/漏极区和n型沟道区。接触金属层105可以包括上文列举的n型功函数金属中的任何金属，或者可以包括p型功函数金属，例如，钌、钯、铂、钴、镍、诸如氧化钌的导电金属氧化物或者诸如氮化钛的导电金属氮化物。在具体实施例中，集成电路既包括n型晶体管又包括p型晶体管，其中，n型晶体管所具有的源极/漏极接触部包括具有n型功函数的接触金属，并且其中，p型晶体管所具有的源极/漏极接触部包括具有p型功函数的接触金属。

在实施例中，在接触金属层105的顶部形成的填充金属包括插塞106和阻挡层107。插塞106形成于接触金属层105之上，以建立与源极区/漏极区112的电接触。在实施例中，插塞106具有比接触金属层105低的电阻率。在实施例中，插塞106包括钨、铝、铜或这些金属的组合。阻挡层107内衬插塞106，以避免接触金属层105和插塞106的相互扩散，所述的相互扩散可能改变接触金属层105的功函数并潜在地提高金属－半导体界面处的电阻。阻挡层107可以是任何适于在不过度地干扰源极/漏极接触部的电导率的情况下避免相互扩散的材料及厚度。在实施例中，阻挡层107包括钛、氮化钛、钽、氮化钽、铪或镧。阻挡层107可以具有1到5nm的厚度。在实施例中，阻挡层107具有2nm的厚度。

层间电介质(ILD)104既提供所示出的结构与相邻部件之间的层内绝缘，又提供含有所示的结构的层与任何额外的上方或下方器件层之间的层间绝缘。层间绝缘材料104可以是任何适当的低k材料，例如，其可以是但不限于二氧化硅、氮化硅或氮氧化硅。

图2A-H示出了根据本发明的实施例的用于在基于鳍状物的半导体器件上形成环绕式源极/漏极接触部的方法。图2A-E示出了包括栅极堆叠体和源极区/漏极区的晶体管部件的形成的三维透视图。图2F-H示出了所述器件的源极区/漏极区上的源极/漏极沟槽接触部的形成的截面图。

提供了一种包括多个从衬底210延伸出的鳍状物202以及环绕所述鳍状物以界定沟道区214的栅极结构220的结构，如图2A所示的实施例中所示。在沟道区的相对侧上将一对源极区/漏极区212设置到每一鳍状物202内。鳍状物202具有高高宽比，并且被紧密隔开，以便使器件覆盖面积最小化。

在实施例中，鳍状物202是由体块衬底210形成的，其中，鳍状物202和衬底210是适于半导体器件制作的单晶材料。在另一实施例中，鳍状物是由SOI衬底制作的。如上文所讨论的，SOI衬底包括下层的体块衬底、中间的绝缘体层和顶部的单晶层。在实施例中，鳍状物202由SOI衬底的顶部单晶层形成，中间绝缘体层形成在所述鳍状物的基部形成了隔离区。鳍状物202可以是硅、锗、硅锗、氮化铪或者III-V族化合物半导体材料。在具体实施例中，鳍状物202是硅。

隔离区201在衬底210的表面上形成于各个鳍状物202的基部之间，以避免来自鳍状物的泄漏。构成隔离区201的材料可以包括但不限于低k电介质材料，例如，二氧化硅、氮化硅或氮氧化硅。

栅极结构220环绕鳍状物202。用于形成栅极结构220的方法是本领域已知的。在实施例中，栅极结构220包括功能栅电极和栅极电介质。在另一实施例中，栅极结构220是用于替换栅极工艺的牺牲栅电极和牺牲栅极电介质。可以紧随栅极结构220的形成对鳍状物202进行掺杂，例如，通过顶端注入或者晕环注入，如本领域公知的那样。在实施例中，可以将顶端和晕环区域留作本征半导体，例如，本征硅。

侧壁间隔体221形成于牺牲栅极220的侧壁上，图2B所示的实施例对此给出了说明。在实施例中，侧壁间隔体221使栅极与接下来要形成于每一鳍状物的源极区/漏极区上的外延层隔离。侧壁间隔体221可以由绝缘电介质材料构成，例如，其可以是但不限于二氧化硅、氮氧化硅、氮化硅或碳化硅。侧壁间隔体221可以通过间隔体层的均厚沉积和随后的各向异性蚀刻技术形成，其中，将间隔体材料保留栅极侧壁上，但是将间隔体材料从鳍状物表面上去除。在实施例中，采用过蚀刻从鳍状物202的侧壁上去除间隔体材料，以使能在鳍状物表面上外延层的随后生长。

接下来，在实施例中，在鳍状物202的源极区/漏极区的顶表面和侧表面上形成外延硅层203，如图2C所示。在实施例中，外延半导体层203与鳍状物202的材料相同，例如，该材料可以是但不限于硅、锗或硅锗。外延半导体层203提高了鳍状物202的表面面积，从而能够使源极/漏极接触面积更大。将外延半导体层有选择地形成到所述鳍状物的半导体表面上，但是不形成到电介质材料表面上。在实施例中，相邻外延半导体层203是分立的；也就是说，外延层不与相邻外延层接触或融合。外延半导体层203的形成使得相邻鳍状物202之间的缝隙变窄，并且延长了鳍状物的高度，从而使得缝隙216具有更高的高宽比。将外延半导体层203形成至足以提高鳍状物202的顶表面和侧表面的表面面积的厚度，以减少鳍状物内的电流拥堵。外延半导体层203具有0-25nm的厚度。在具体实施例中，外延半导体层203具有10nm的厚度。可以采用诸如化学气相沉积(CVD)的任何公知的技术有选择地生长所述外延层。在另一具体实施例中，未在鳍状物202上生长外延半导体材料。

源极区/漏极区212可以是掺杂的或者是非掺杂的。可以向源极区/漏极区212内实施重源极/漏极注入。在实施例中，牺牲栅极结构220保护沟道区不受掺杂过程的影响，而间隔体221则抵消(offset)所述掺杂使沟道区不受其影响，这是本领域公知的。在具体实施例中，对于n型器件而言，对源极区/漏极区212进行n型掺杂。在另一具体实施例中，对于p型器件而言，对源极区/漏极区212进行p型掺杂。可以(例如)采用硼作为p型掺杂剂或者采用磷作为n型掺杂物，通过离子注入完成掺杂。在实施例中，在形成外延硅层203之前对源极区/漏极区212进行掺杂。在另一实施例中，在外延生长期间对外延硅层203就地掺杂。

接下来，在本发明的实施例中，在所述结构之上均厚沉积电介质层204。可以对电介质层204抛光，以露出栅极结构220，从而进行替换栅极过程，如图2D所示。栅极结构220可以包括牺牲栅极电介质和牺牲栅电极。在栅极替换过程中，可以去除栅极结构220的全部或一部分，留下侧壁间隔体221。在实施例中，将牺牲栅电极材料和牺牲栅极电介质都去除。在另一实施例中，去除牺牲栅电极材料，并维持栅极电介质材料，以形成接下来形成的栅极堆叠226的栅极电介质。之后，可以在侧壁间隔体221之间形成栅极堆叠体226。栅极堆叠体材料是本领域公知的，上文参考图1A-B对其进行了讨论。栅极堆叠体226的实施例包括栅电极和栅极电介质。栅电极可以包括功函数设定层和非功函数设定填充材料。所述功函数设定层可以包括p型、n型或者中间带隙(mid-gap)材料。可以使栅极堆叠226平坦化，例如，通过化学机械平坦化(CMP)，直到使所述栅极堆叠体的顶表面与电介质层204处于同一平面内为止。

在本发明的实施例中，之后，对电介质204进行蚀刻，以形成源极/漏极接触沟槽240，如图2E所示。源极/漏极接触沟槽240向下延伸至绝缘层201，从而露出多个鳍状物上的外延半导体层203。在没有外延半导体层的实施例中，使所述鳍状物202的表面露出。在具体实施例中，所露出的鳍状物包括单个器件。在另一具体实施例中，接触沟槽240使对应于单独的器件的鳍状物露出，从而形成将相邻的器件连接到一起的接触部。可以通过任何适当的工艺，例如，湿法蚀刻对电介质204进行蚀刻。

图2F示出了沿线A-A'取得的图2E所示的结构的二维截面图。接触沟槽240使鳍状物202上的外延半导体层203连同隔离区201和电介质204的部分露出。鳍状物202从衬底210延伸出。外延硅层203通过具有大于2的高高宽比的缝隙216隔开。

如图2G所示的实施例中所示，在接触沟槽240中形成接触金属层205。在具体实施例中，接触金属205完全填充接触沟槽240。在另一实施例中，接触金属层205具有均匀的厚度，并且顺应外延半导体层203的表面连同隔离区201和电介质层204在接触沟槽240内露出的部分。在实施例中，接触金属层205完全填充缝隙216，并填充外延半导体层203的顶表面以上，从而使接触面积最大化，并建立通往鳍状物202的基部的低导电性通路。在实施例中，在金属－半导体界面处没有任何孔隙。如上文相对于图1A-B所讨论的，接触金属层205包括被选择为使相对于外延半导体层203的势垒高度最小化的材料。在实施例中，通过原子层沉积(ALD)或CVD的沉积实现接触金属层205的共形性质。

在实施例中，接触金属层205在鳍状物202之上形成插塞沟槽230，如图2H所示。在另一实施例中，插塞沟槽230延伸到鳍状物202之间的缝隙216内。在实施例中，插塞沟槽230以阻挡层207为内衬，并填充有插塞206。阻挡层207顺应插塞206的表面，以避免接触金属层205和插塞206相互扩散。阻挡层207还可以提高插塞206与接触金属层205的粘附。阻挡层还可以在插塞金属206的沉积过程中避免对接触金属层205造成化学侵蚀。在实施例中，阻挡层107包括钛、氮化钛、钽、氮化钽、铪或镧。通过ALD或CVD实现阻挡层207在插塞沟槽230内的共形沉积。插塞206所包括的材料所具有的电阻可以低于形成接触金属层205的材料的电阻。在实施例中，插塞206包括钨、铝、铜或这些金属的组合。在实施例中，将插塞206均厚沉积于衬底之上，从而填充插塞沟槽230。可以通过任何适当的方法，例如，通过CVD沉积插塞206。

接下来，根据本发明的实施例，使插塞206、阻挡层207和接触金属层205化学机械平面化。在实施例中，将互连电耦合至源极/漏极沟槽接触部，以形成集成电路。因而，公开了一种环绕式源极/漏极沟槽接触部。

图3示出了根据本发明的一种实施方式的计算装置300。所述计算装置300容纳板302。所述板302可以包括很多部件，其包括但不限于处理器304和至少一个通信芯片306。将处理器304从物理和电地耦合至板302。在一些实施方式中，还将至少一个通信芯片306物理和电耦合至板302。在另一实施方式中，通信芯片306是处理器304的部分。

根据其应用，计算装置300可以包括其他部件，这些部件可以物理和电耦合至板302，也可以不存在这样的耦合。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、摄像机和大容量存储装置(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。

通信芯片306能够实现无线通信，从而进行往返于计算装置300的数据转移。“无线”一词及其派生词可以用来描述利用调制电磁辐射通过非固态介质进行数据通信的电路、装置、系统、方法、技术、通信信道等。该词并非暗示相关装置不含有任何布线，但是在一些实施例中它们可能不含有。通信芯片306可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生产物以及任何其他被指定为3G、4G、5G和更高代的无线协议。计算装置300可以包括多个通信芯片306。例如，第一通信芯片306可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，第二通信芯片306可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。

计算装置300的处理器304包括封装在处理器304内的集成电路裸片。在本发明的一些实施方式中，处理器的集成电路裸片包括一个或多个根据本发明的实施方式形成的器件，例如，具有罩层(hood layer)的空气隙互连。“处理器”一词可以指任何对来自寄存器和/或存储器的电子数据进行处理从而将该电子数据变换为其他可以存储在寄存器和/或存储器内的其他电子数据的装置或装置的部分。

通信芯片306还包括封装在通信芯片306内的集成电路裸片。根据本发明的另一实施方式，所述通信芯片的集成电路裸片包括一个或多个根据本发明的实施方式形成的器件，例如，具有罩层的空气隙互连。

在另一实施方式中，计算装置300内容纳的另一部件可以含有集成电路裸片，所述集成电路裸片包括一个或多个根据本发明的实施方式形成的器件，例如，具有罩层的空气隙互连。

在各种实施方式中，计算装置300可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照射机、便携式音乐播放器或者数字视频记录仪。在另一实施方式中，计算装置300可以是任何其他处理数据的电子装置。