本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术：
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着cmos器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(finfet)的发展。相对于现有的平面晶体管，finfet是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，finfet中的栅极环绕鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
随着晶体管特征尺寸的不断缩小和集成电路集成度的不断增大，晶体管的外部寄生电阻(parasiticexternalresistance，简称rext)成为了限制晶体管和集成电路性能的主要因素。在组成rext的电阻成分中，源极/漏极区域的接触电阻(rc)由于金属/半导体接触面积的缩小而增大，使得接触电阻成为了外部寄生电阻的主要组成部分。在14nm及其以下节点时，rext会显著降低半导体器件的性能，除非源、漏极(s/d)区域的比接触电阻率(specificcontactresistivity,ρc)减小。
因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法。
技术实现要素：
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括pmos区，所述pmos区的衬底上形成有第一鳍片结构；
在所述第一鳍片结构的源/漏区域形成第一应力层；
形成覆盖所述第一应力层的第一盖帽层；
形成覆盖所述第一盖帽层的层间介电层；
执行刻蚀，以在所述层间介电层和第一盖帽层内形成第一接触孔开口，所述第一接触孔开口露出所述第一应力层；
在所述第一接触孔开口中形成与所述第一应力层接触的金属硅化物；
在所述第一接触孔开口中填充导电层。
示例性地，所述第一应力层为sige层。
示例性地，所述第一应力层中ge的含量为5％-50％。
示例性地，所述第一应力层还掺杂有b离子。
示例性地，所述第一应力层中的b的掺杂浓度小于1e22cm-3。
示例性地，所述第一盖帽层中掺杂有b离子。
示例性地，所述b的掺杂浓度不低于1e21cm-3。
示例性地，所述第一盖帽层中还掺杂有ge离子。
示例性地，所述半导体衬底还包括nmos区，所述nmos区的衬底上形成有第二鳍片结构，所述制造方法还包括：在所述第二鳍片结构的源/漏区域内形成第二应力层；
形成覆盖所述第二应力层的第二盖帽层，所述层间介电层覆盖所述第二盖帽层；
执行刻蚀，以在所述层间介电层和第二盖帽层内形成第二接触孔开口，所述第二接触孔开口露出所述第二应力层；
在所述第二接触孔开口中形成与所述第二应力层接触的金属硅化物；
在所述第二接触孔开口中填充导电层。
示例性地，所述第二应力层为sip层。
本发明还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括pmos区，所述pmos区的衬底上形成有第一鳍片结构；
形成于所述第一鳍片结构的源/漏区域的第一应力层；
覆盖所述第一应力层的第一盖帽层；
覆盖所述第一盖帽层的层间介电层；
形成于所述层间介电层和第一盖帽层内的第一接触孔开口，所述第一接触孔开口暴露所述第一应力层；
形成于所述第一接触孔开口中、并与所述第一应力层接触的金属硅化物；
填充所述第一接触孔开口的导电层。
示例性地，所述第一应力层为sige层。
示例性地，所述第一应力层中ge的含量为5％-50％。
示例性地，所述第一应力层还掺杂有b离子。
示例性地，所述第一应力层中的b的掺杂浓度小于1e22cm-3。
示例性地，所述第一盖帽层中掺杂有b离子。
示例性地，所述b元素的含量不低于1e21cm-3。
示例性地，所述第一盖帽层中还掺杂有ge离子。
示例性地，所述半导体衬底还包括nmos区，所述nmos区的衬底上形成有第二鳍片结构；所述第二鳍片结构的源/漏区域形成有第二应力层；所述第二应力层上覆盖有第二应力层的第二盖帽层；所述第二盖帽层上覆盖有层间介电层；所述层间介电层和所述第二盖帽层内形成有暴露所述第二应力层的第二接触孔开口；所述第二接触孔开口中形成有与所述第二应力层接触的金属硅化物；所述第二接触孔开口中还填充有填充导电层。
本发明提供的半导体器件的制造方法，由于第一接触孔开口的刻蚀打开了第一盖帽层，并停止在第一应力层中，使金属硅化物与第一应力层接触，因此有利于降低肖特基势垒，从而降低pmos区中金属硅化物与源漏区之间的接触电阻，提高半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明一个实施例提供的半导体器件的制造方法的工艺流程图。
图2a-2p为根据本发明一个实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
随着晶体管特征尺寸的不断缩小和集成电路集成度的不断增大，晶体管的外部寄生电阻(parasiticexternalresistance，简称rext)成为了限制晶体管和集成电路性能的主要因素。在组成rext的电阻成分中，源极/漏极区域的接触电阻(rc)由于金属/半导体接触面积的缩小而增大，使得接触电阻成为了外部寄生电阻的主要组成部分。在14nm及其以下节点时，rext会显著降低半导体器件的性能，除非源、漏极(s/d)区域的比接触电阻率(specificcontactresistivity,ρc)减小。
比接触电阻率可以通过下述的方程式定义：
其中，ρc表示金属硅化物/si的接触电阻率(silicide/sicontactresisitivity)，φbn表示肖特基势垒高度(theschottkybarrierheight)，nd表示n型杂质掺杂浓度(n-typedopingconcentration)，εr表示相对介电常数(therelativepermittivity)，m*表示电子有效质量(effectivemassofelectrons)，
另外，大多数金属材料可以在靠近硅的中间禁带处引起费米能级钉扎(flp)效应，进而使得肖特基势垒高度很大，对ρc造成负面影响，由于费米能级钉扎(flp)效应，使进一步降低肖特基势垒高度φbn变的更加困难。
针对上述问题，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底包括pmos区，所述pmos区的衬底上形成有第一鳍片结构；在所述第一鳍片结构的源/漏区域形成第一应力层；形成覆盖所述第一应力层的第一盖帽层；沉积覆盖所述第一盖帽层的层间介电层；执行刻蚀，以在所述pmos区形成第一接触孔开口，所述第一接触孔开口露出所述第一应力层；在所述第一接触孔开口中形成与所述第一应力层接触的金属硅化物；在所述第一接触孔开口中填充导电层。
所述第一应力层为sige层。所述第一应力层中ge的含量为5％-50％。所述第一应力层还掺杂有b离子。所述第一应力层中的b的掺杂浓度小于1e22cm-3。
所述第一盖帽层中掺杂有b离子。所述b的掺杂浓度不低于1e21cm-3。所述第一盖帽层中还掺杂有ge离子。
所述半导体衬底还包括nmos区，所述nmos区的衬底上形成有第二鳍片结构，所述制造方法还包括：在所述第二鳍片结构的源/漏区域内形成第二应力层；形成覆盖所述第二应力层的第二盖帽层，所述层间介电层覆盖所述第二盖帽层；执行刻蚀，以在所述层间介电层和所述第二盖帽层内形成第二接触孔开口，所述第二接触孔开口露出所述第二应力层；在所述第二接触孔开口中形成与所述第二应力层接触的金属硅化物；在所述第二接触孔开口中填充导电层。所述第二应力层为sip层。
本发明提供的半导体器件的制造方法，由于第一接触孔开口的刻蚀打开了第一盖帽层，并停止在第一应力层中，使金属硅化物与第一应力层接触，因此有利于降低肖特基势垒，从而降低了pmos区中金属硅化物与源漏区之间的接触电阻，提高半导体器件的性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
下面将参照图1以及图2a～图2p，对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，执行步骤101，如图2a所示，提供半导体衬底200，所述半导体衬底包括pmos区201，所述pmos区201的衬底上形成有第一鳍片结构203a。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。
在本实施例中，所述半导体衬底200包括pmos区201和nmos区202，在所述pmos区201和所述nmos区202内分别形成有第一鳍片结构203a和第二鳍片结构203b。在鳍片结构之间还形成有隔离结构204，所述隔离结构204的顶面低于所述鳍片结构203a、203b的顶面，所述第一鳍片结构203a和第二鳍片结构203b暴露在隔离结构204以外的高度为其有效高度。
进一步，在所述半导体衬底200中形成有各种阱区，例如，在nmos区202内形成有p型阱区(pw)，在pmos区201内形成有n型阱区(nw)，其中可以通过离子注入的方法形成各个阱区，注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
具体地，所述第一鳍片结构203a和第二鳍片结构203b的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底200上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层，本实施例中，硬掩膜层较佳地为氮化硅层；图案化所述硬掩膜层，形成用于刻蚀半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(sadp)工艺实施所述图案化过程；刻蚀半导体衬底200以在其上形成第一鳍片结构203a和第二鳍片结构203b。
接着，沉积隔离材料层，以完全填充第一鳍片结构203a和第二鳍片结构203b之间的间隙。所述隔离材料层可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(sion)等。可以采用本领域技术人员熟知的任何沉积方法形成该隔离材料层，包括但不限于化学气相沉积法、物理气相沉积法或原子层沉积法等。本实施例中，较佳地采用具有可流动性的化学气相沉积(fcvd)工艺实施所述沉积。
接着，对隔离材料层的表面进行平坦化，该平坦化例如为化学机械研磨(cmp)工艺。接着，回刻蚀所述隔离材料层，以露出目标高度的鳍片，从而形成最终的隔离结构204，该隔离结构204的顶面低于所述第一鳍片结构203a和第二鳍片结构203b的顶面。所述回刻蚀方法可以选用干法刻蚀或者湿法刻蚀，并不局限于某一种。
接着，形成横跨所述第一鳍片结构203a和第二鳍片结构203b的栅极结构(未图示)。
具体地，所述栅极结构包括自下而上的栅极介电层和栅极电极。栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡和锆钛酸铅。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层。所包括但非限制性的有热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，栅极介电层包括具有厚度从大约5到大约70埃的热氧化硅电介质材料。
栅极电极的材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料等。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极电极包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
在一个示例中，形成栅极结构的步骤包括：首先依次形成覆盖半导体衬底的栅极介电层和栅极电极层，之后通过光刻工艺和刻蚀形成在所述半导体衬底的表面上延伸并横跨所述第一鳍片结构203a和第二鳍片结构203b的栅极结构。
之后，还可选择性地，在栅极结构的侧壁上形成偏移侧墙(未示出)。具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用刻蚀方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
接着，对所述第一鳍片结构203a和第二鳍片结构203b分别进行ldd离子注入和halo离子注入。之后，进行相应的退火处理，第一鳍片203a和第二鳍片203b的栅极结构的两侧分别形成ldd离子注入区和halo离子注入区。其中，ldd离子注入以在源/漏区形成轻掺杂漏(ldd)结构，可以降低电场，并可以显著改进热电子效应；halo离子注入可以防止源漏相通及缩短沟道长度。
接着，形成覆盖所述pmos区201和所述nmos区202的第一间隙壁层205。
具体地，第一间隙壁层205形成于露出的隔离结构204的表面上、所述栅极结构的顶面和侧壁上、以及第一鳍片结构203a和第二鳍片结构203b的侧壁和顶面上。第一间隙壁层205可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，所述第一间隙壁层205包括依次形成的第一间隙壁氧化硅层205a和第一间隙壁氮化硅层205b。
接着，执行步骤102，在所述第一鳍片结构的源/漏区域内形成第一应力层。
首先，如图2b所示，形成图案化的第一光刻胶层206，以覆盖所述nmos区202，露出所述pmos区201。
具体地，利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的第一光刻胶层206，图案化的第一光刻胶层206露出所述pmos区202内的第一间隙壁层205。随后，以所述图案化的第一光刻胶层206为掩膜，从第一鳍片结构203a顶部降低栅极结构两侧的第一鳍片结构203a的高度至预设高度。本实施例中，使用干法刻蚀去除部分第一鳍片结构203a和第一间隙壁层205，以将第二鳍片结构203b和第一间隙壁层205的高度降低至预设高度。之后，可以使用灰化等方法去除所述第一光刻胶层206。
接着，如图2c所示，在所述第一鳍片结构203a位于栅极结构两侧的源/漏区内生长第一应力层207。
在pmos内形成具有压应力的应力层，cmos器件的性能可以通过将压应力作用于pmos来提高。其中，第一应力层207的截面形状较佳地为“∑”形。可以使用选择性外延生长的方法在露出的第二鳍片结构203b的表面上生长第一应力层207，选择性外延生长可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。
在本实施例中，第一应力层207的材料优选为sige。示例性地，首先在源/漏区内中外延生长sige种子层。ge含量较低的sige种子层的晶格常数更接近衬底中硅的晶格常数，作为选择性外延生长ge含量较高的sige外延层过程中的缓冲层，有利于得到高质量的sige外延层。接着，在种子层上外延生长sige主体层，sige主体层中的含ge浓度高于种子层。较佳地，所述主体层中还掺杂有b元素。在所述主体层中，ge元素含量逐渐增加至50％，随后逐渐降低至5％，b元素含量逐渐增加至1e22cm-3。
具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长sige，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷，以形成sige外延层。可以采用离子注入工艺在sige中掺杂硼，即外延生长形成sige层后，对sige层进行离子注入形成硼掺杂的sige层，但形成硼掺杂的sige层的方法并不限于此，也可以在外延生长sige层的同时，利用硼进行原位掺杂，若采用原位掺杂形成硼掺杂的sige层，则在工艺气体中还可以包括气体b2h6或bh3。例如，选用geh4和sih2cl2作为反应气体，并选择h2作为载气，并加入气体b2h6或bh3进行反应，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40torr。
接着，执行步骤103，形成覆盖所述第一应力层的第一盖帽层。
如图2d所示，在所述第一应力层207上形成第一盖帽层208。在本实施例中，所述第一盖帽层208中ge元素含量较低，b元素含量较高。掺杂b元素在si中的溶入可减小源、漏极区域的电阻。具体地，在所述第一应力层207上外延生长一层si盖帽层(sicap)，其中，第一盖帽层208的材料包括但不限于sib,sige,sigeb,sic,sicb等。示例性地，所述第一盖帽层208中b元素含量为1e21cm-3,ge元素含量低于5％。
在本实施例中，还包括在nmos区202形成第二应力层。
首先，如图2e所示，沉积第二间隙壁材料层209，以覆盖所述pmos区201。第二间隙壁材料层209可以使用与前述的第一间隙壁材料层205相同的材料，例如为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，第二间隙壁材料层209为氮化硅。可以使用包括但不限于：化学气相沉积方法和物理气相沉积方法的方法形成第二间隙壁材料层209。具体地，在pmos区201内，第二间隙壁材料层209覆盖所述第一盖帽层208的表面，并在pmos区201的第一鳍片结构203a的侧壁上和隔离结构204的表面上均形成第二间隙壁材料层209。
接着，如图2f所示，形成图案化的第二光刻胶层210，以覆盖所述pmos区201，暴露所述nmos区202。具体地，利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的第二光刻胶层210，图案化的第二光刻胶层210露出所述nmos区。
接着，以图案化的第二光刻胶层210为掩膜，刻蚀去除所述第二鳍片结构203b顶部以及nmos区202内的隔离结构上的所述第一间隙壁材料层，以在所述第二鳍片结构203b的侧壁上形成间隙壁。刻蚀的方法可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法，较佳地，使用干法刻蚀的方法。
接着，以图案化的第二光刻胶层210为掩膜，对暴露的所述第二鳍片结构203b的源/漏区进行回刻蚀，以去除部分所述第二鳍片结构203b。所述回刻蚀可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀或它们的组合等方法。较佳地，使用各向异性的干法刻蚀方法，干法刻蚀工艺包括但不限于：反应离子刻蚀(rie)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个rie步骤进行干法刻蚀。示例性地，所述回刻蚀的深度范围为20～40nm，也即从第二鳍片结构203b的顶面开始向下回刻蚀的深度范围为20～40nm，该深度范围仅作为示例。
之后，去除所述图案化的图案化的第二光刻胶层210。可以使用灰化的方法去除图案化的第二光刻胶层210。
接着，如图2g所示，在所述凹槽内露出的所述第二鳍片结构203b上生长第二应力层211。可以使用选择性外延生长的方法在露出的第二鳍片结构203b的表面上生长第二应力层211，选择性外延生长可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。
在nmos器件中，第二应力层211应具有拉应力。第二应力层211的材料可以为sip、sic或其他可提供拉应力的适合的材料。本实施例中，较佳地选择sip作为第二应力层211，其中p含量为1e22cm-3。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长sip，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。还可选择性地对第二应力层211露出的表面进行氧化处理，以形成氧化物层。
接着，如图2h所示，在所述第二应力层211上形成第二盖帽层212。在本实施例中，所述第二盖帽层212中ge元素含量较高。具体地，在所述第二应力层211上外延生长一层si盖帽层(sicap)。示例性地，所述第二盖帽层212中p元素含量为1e21cm-3。
接着，如图2i所示，去除第二间隙壁层209。可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法去除所述第二间隙壁层209。
接着，执行步骤104，形成覆盖所述第一盖帽层的层间介电层。
具体地，首先，如图2j所示，形成接触孔刻蚀停止层213，以覆盖所述第一盖帽层208及第二盖帽层212。所述接触孔刻蚀停止层213还覆盖第一鳍片结构203a和第二鳍片结构203b及隔离结构204。可以采用共形沉积工艺形成接触孔刻蚀停止层213，以使形成的接触孔刻蚀停止层213具有良好的阶梯覆盖特性，接触孔刻蚀停止层213的材料优选氮化硅。
接着，沉积层间介电层214并平坦化，以填充各个鳍片结构之间的间隙。所述层间介电层214可以选用本领域中常用的介电材料，例如各种氧化物等，在本实施例中层间介电层可以选用sio2，其厚度并不局限于某一数值。
接着，执行步骤105，执行刻蚀，以在所述层间介电层和第一盖帽层内形成第一接触孔开口，所述第一接触孔开口露出所述第一应力层。在本实施例中，如图2k所示，执行刻蚀，以在所述pmos区201形成暴露所述第一应力层207的接触孔开口215a，并在所述nmos区202形成暴露所述第二应力层211的接触孔开口215b。
具体地，形成所述第一接触孔开口215a和所述第二接触孔开口215b的方法包括：首先在层间介电层214上形成图案化的光刻胶层，该光刻胶层定义预定形成的第一接触孔开口215a和所述第二接触孔开口215b的位置和尺寸等，再以该图案化的光刻胶为掩膜依次刻蚀层间介电层214、刻蚀停止层213和第一盖帽层208、第二盖帽层211，分别停止于所述第一应力层207和第二应力层211中，以形成第一接触孔开口215a和第二接触孔开口215b。随后，去除图案化的光刻胶层，例如使用灰化的方法去除所述光刻胶层。
接着，对所述第二应力层211执行n型掺杂离子注入。
在一个示例中，如图2l所示，首先形成图案化的光刻胶层216，以覆盖所述pmos区201。以所述图案化的光刻胶层216为掩膜，对从所述第二接触孔开口215b中露出的所述第二应力层211执行n型掺杂离子注入，以在所述第二应力层211内形成注入区，其注入离子可以为任意适合的n型掺杂离子，包括但不限于磷(p)离子、砷(as)离子。具体地，第一离子注入的能量和掺杂剂量可根据实际工艺的需要合理选择，在此不做具体限定。之后可通过氧气等离子灰化等常规工艺将所述光刻胶层216去除。对第二应力层211进行源漏离子注入，可以使源漏离子处于第一应力层211晶格中的非替代位上，后续退火处理过程中，该源漏离子被激活，占据第二应力层211的晶格。因为第二应力层211的接触电阻与掺入源漏离子的剂量成反比，所以在第二应力层中注入剂量较大的源漏离子，可以进一步降低第二应力层211的接触电阻。
接着，对所述第一应力层207执行p型掺杂离子注入。
在一个示例中，如图2m所示，首先形成图案化的光刻胶层217，以覆盖所述nmos区202。以所述图案化的光刻胶层217为掩膜，对从所述第一接触孔开口215a中露出的所述第一应力层207执行p型掺杂离子注入，以在所述第一应力层207内形成注入区，其注入离子可以为任意适合的p型掺杂离子，包括但不限于硼(b)离子、铟(in)离子。所述p型离子注入的能量和掺杂剂量可根据实际工艺的需要合理选择，在此不做具体限定。之后可通过氧气等离子灰化等常规工艺将所述光刻胶层217去除。对第一应力层207进行源漏离子注入，可以使源漏离子处于第一应力层211晶格中的非替代位上，后续退火处理过程中，该源漏离子被激活，占据第一应力层207的晶格。因为第一应力层207的接触电阻与掺入源漏离子的剂量成反比，所以在第一应力层中注入剂量较大的源漏离子，可以进一步降低第一应力层207的接触电阻。
值得一提的是，对于上述步骤，还可以首先对pmos区进行p型离子注入，再对nmos器件进行n型离子注入，也同样能实现本发明。
接着，如图2n所示，执行退火工艺，以激活所述n型掺杂离子和p型掺杂离子。该退火处理可以为峰值退火(spikeanneal)工艺，所述峰值退火工艺采用的退火温度范围为500～1050℃，退火时间为10s～60min，具体可根据实际工艺进行适当调整。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行，退火步骤高温来活化活化源区和漏区中掺杂的p型掺杂离子和n型掺杂离子。
在本发明中的退火处理步骤还可以选用以下几种方式中的一种：炉管退火、脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
接着，执行步骤106，在所述第一接触孔开口中形成与所述第一应力层接触的金属硅化物。
在本实施例中，如图2o所示，在所述第一接触孔开口215a、所述第二接触孔开口215b中形成金属硅化物218。
具体地，首先，在所述第一接触孔开口215a、所述第二接触孔开口215b的底部和侧壁上形成金属层。所述金属层的材料可以使用钛(ti)、含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。可以使用本领域技术人员熟知的任何适合的方法沉积形成所述金属层，包括但不限于化学气相沉积方法或物理气相沉积方法等。
接着，在所述金属层上形成覆盖层(未示出)。所述覆盖层的制备方法可选用物理气相沉积(pvd)，覆盖层可于介于-40℃～400℃的温度与约介于0.1毫托(mtorr)～100毫托(mtorr)的压力下形成。覆盖层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，扩散阻挡层亦可能包括多个膜层，本实施例中，所述覆盖层包括tin层。
接着，进行退火步骤。该退火步骤可以使用任何适合的退火方法，例如炉管退火、激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，退火处理使用激光退火(laseranneal)。其中，退火的温度范围可以为800～1100℃，较佳地，退火的温度为900℃。退火时间可以为任意适合的时间，例如，退火时间范围可以为400μs～800μs，该退火时间也即使用激光退火时的停留时间(dwelltime)。在此步骤的退火过程中，使接触孔开口底部的所述金属层和与其接触的所述第一应力层207、第一盖帽层208或第二应力层211、第二盖帽层212反应生成金属硅化物层218(例如，tisi)。
在pmos区201，由于第一接触孔开口215a的刻蚀打开了第一盖帽层208，并停止在第一应力层207中，使金属硅化物218与第一应力层207接触，因此有利于降低肖特基势垒，从而降低pmos区201中金属硅化物218与源漏区之间的接触电阻。
在具体实施例中，第一应力层207为sige时，其带隙比si小，实现了金属硅化物218与第一应力层207接触的情况下降低肖特基势垒。另外，当第一盖帽层208的b含量较高时，这有利于降低电阻，减轻电流拥挤效应，同样有利于降低接触电阻。
之后，执行步骤107，在所述第一接触孔开口中填充导电层。
如图2p所示，形成填充所述第一接触孔开口215a、第二接触孔开口215b的导电层219。具体地，可沉积导电层以填充所述第一接触孔开口215a、第二接触孔开口215b，并进行平坦化，以分别形成第一接触孔、第二接触孔。
其中，导电层219可以为本领域技术人员熟知的任何适合的导电材料，包括但不限金属材料。较佳地，导电层为钨材料。在另一实施例中，导电层可为钴(co)、钼(mo)、氮化钛(tin)以及含有钨的导电材料或其组合。
可通过低压化学气相沉积(lpcvd)、等离子体辅助化学气相沉积(pecvd)、金属有机化学气相沉积(mocvd)及原子层沉积(ald)或其它先进的沉积技术形成导电层。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。所述平坦化停止于所述层间介电层214的表面上。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
本发明提供的半导体器件的制造方法，由于第一接触孔开口的刻蚀打开了第一盖帽层，并停止在第一应力层中，使金属硅化物与第一应力层接触，因此有利于降低肖特基势垒，从而降低pmos区中金属硅化物与源漏区之间的接触电阻，提高半导体器件的性能。
[示例性实施例二]
本发明还提供一种半导体器件。如图2p所示，所述半导体器件包括半导体衬底200，所述半导体衬底包括pmos区201，所述pmos区201的衬底上形成有第一鳍片结构203a。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。
在本实施例中，所述半导体衬底200包括pmos区201和nmos区202，在所述pmos区201和所述nmos区202内分别形成有第一鳍片结构203a和第二鳍片结构203b。在鳍片结构之间还形成有隔离结构204，所述隔离结构204的顶面低于所述鳍片结构203a、203b的顶面，所述第一鳍片结构203a和第二鳍片结构203b暴露在隔离结构204以外的高度为其有效高度。
进一步，在所述半导体衬底200中形成有各种阱区，例如，在nmos区202内形成有p型阱区(pw)，在pmos区201内形成有n型阱区(nw)，其中可以通过离子注入的方法形成各个阱区，注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
所述半导体器件还包括横跨所述第一鳍片结构203a和第二鳍片结构203b的栅极结构(未示出)。具体地，所述栅极结构包括自下而上的栅极介电层和栅极电极。栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡和锆钛酸铅。可以采用适合栅极介电层成分的材料的数种方法的任何一种形成栅极介电层。所包括但非限制性的有热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。通常，栅极介电层包括具有厚度从大约5到大约70埃的热氧化硅电介质材料。
栅极电极的材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料等。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅射方法。通常，栅极电极包括具有厚度从大约50到大约2000埃的掺杂的多晶硅材料。
示例性地，在栅极结构的侧壁上形成有偏移侧墙(未示出)。具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。第一鳍片203a和第二鳍片203b的栅极结构的两侧还分别形成有ldd离子注入区和halo离子注入区。
所述半导体器件还包括覆盖所述pmos区201和所述nmos区202的第一间隙壁层205。具体地，第一间隙壁层205形成于露出的隔离结构204的表面上、所述栅极结构的顶面和侧壁上、以及第一鳍片结构203a和第二鳍片结构203b的侧壁和顶面上。第一间隙壁层205可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，所述第一间隙壁层205包括第一间隙壁氧化硅层205a和第一间隙壁氮化硅层205b。
在所述第一鳍片结构的源/漏区域内形成有第一应力层207。其中，第一应力层207的截面形状较佳地为“∑”形。在本实施例中，第一应力层207的材料优选为sige。示例性地，所述sige层中，ge元素含量由下至上逐渐增加至50％，随后逐渐降低至5％，b元素含量逐渐增加至1e22cm-3。
所述第一应力层207上形成有第一盖帽层208。在本实施例中，所述第一盖帽层208中ge元素含量较低，b元素含量较高。掺杂b元素在si中的溶入可减小源、漏极区域的电阻。其中，第一盖帽层208的材料包括但不限于sib,sige,sigeb,sic,sicb等。示例性地，所述第一盖帽层208中b元素含量为1e21cm-3,ge元素含量低于5％。
在本实施例中，所述半导体器件还包括形成于nmos区202的第二应力层211。在nmos器件中，第二应力层211应具有拉应力。第二应力层211的材料可以为sip、sic或其他可提供拉应力的适合的材料。本实施例中，较佳地选择sip作为第二应力层211，其中p含量为1e22cm-3。在所述第二应力层211上形成有第二盖帽层212。在本实施例中，所述第二盖帽层212中ge元素含量较高。示例性地，所述盖帽层208中p元素含量为1e21cm-3。
在所述第一盖帽层上覆盖有层间介电层。在本实施例中，所述第一盖帽层208及第二盖帽层212上覆盖有接触孔刻蚀停止层213。所述接触孔刻蚀停止层213还覆盖第一鳍片结构203a和第二鳍片结构203b的侧壁及隔离结构204。接触孔刻蚀停止层213的材料优选氮化硅。在所述接触孔刻蚀停止层213上形成有层间介电层214。所述层间介电层214还填充各个鳍片结构之间的间隙。所述层间介电层214可以选用本领域中常用的介电材料，例如各种氧化物等，在本实施例中层间介电层可以选用sio2，其厚度并不局限于某一数值。
所述pmos区中形成有第一接触孔开口，所述第一接触孔开口暴露所述第一应力层207。在本实施例中，在所述nmos区202形成有暴露所述第二应力层211的接触孔开口。
在所述第一接触孔开口中形成有金属硅化物218。本实施例中，在所述第一接触孔开口、所述第二接触孔开口的底部和侧壁上形成金属层有金属硅化物层218(例如，tisi)。
在pmos区201，由于金属硅化物218与第一应力层207接触，因此有利于降低肖特基势垒，从而降低pmos区201中金属硅化物218与源漏区之间的接触电阻。
所述第一接触孔开口215a、第二接触孔开口215b中填充有导电层219。导电层219可以为本领域技术人员熟知的任何适合的导电材料，包括但不限金属材料。较佳地，导电层为钨材料。在另一实施例中，导电层可为钴(co)、钼(mo)、氮化钛(tin)以及含有钨的导电材料或其组合。
本发明提供的半导体器件，由于金属硅化物与第一应力层接触，因此有利于降低肖特基势垒，从而降低了pmos区中金属硅化物与源漏区之间的接触电阻，提高半导体器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。