本发明是有关于半导体装置，且特别是有关于高压半导体装置。
背景技术：
高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置，例如垂直式扩散金属氧化物半导体(vertically diffused metal oxide semiconductor,VDMOS)晶体管及水平扩散金属氧化物半导体(laterally diffused metal oxide semiconductor,LDMOS)晶体管，主要用于18V以上的元件应用领域。高压装置技术的优点在于符合成本效益，且易相容于其它制造工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。
在高压半导体装置的发展过程中，同时具有高击穿电压和低导通电阻(on-resistance,Ron)的高压半导体装置是难以达成的目标。因此，有必要寻求一种新的高压半导体装置结构以满足上述需求。
技术实现要素：
本发明提供一种高压半导体装置，以满足同时具有高击穿电压和低导通电阻的需求。
本发明的一些实施例是关于高压半导体装置，其包含基底具有第一导电型态，栅极设置于基底上，源极区及漏极区分别位于栅极的相对两侧；线性掺杂区设置于栅极和漏极区之间，且具有第一导电型态，其中线性掺杂区具有不均匀的掺杂深度；以及第一掩埋层设置于源极区下方，且具有第一导电型态。
本发明的一些实施例是关于高压半导体装置，其包含栅极沿第一方向延伸，源极区及漏极区分别位于栅极的相对两侧，且沿第一方向延伸，隔离区设置于栅极与漏极区间，隔离区具有多个隔开的隔离块，以及线性掺杂区设置于栅极和漏极区之间，且位于该些隔离块间，其中在沿着垂直于第一方向的第二方向，线性掺杂区具有不均匀的掺杂深度。
附图说明
为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
图1是根据本发明的一些实施例的高压半导体装置的俯视图。
图2是根据一些实施例，沿图1所示的高压半导体装置的A-A’切线的剖面示意图。
图3是根据一些实施例，沿图1所示的高压半导体装置的B-B’切线的剖面示意图。
图4是根据另一些实施例，沿图1所示的高压半导体装置的B-B’切线的剖面示意图。
符号说明：
100～高压半导体装置；
102～基底；
104～第一井区；
106～第二井区；
108～第一掺杂区；
110～第二掺杂区；
112～栅极；
114～第三掺杂区；
116～线性掺杂区；
118～隔离区；
118A、1108B～隔离块；
120～第一掩埋层；
122～第二掩埋层；
L1、L2～长度。
具体实施方式
以下针对本发明的高压半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单描述本发明。当然，这些仅用以举例而非用以限定本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，例如，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
必需了解的是，特别描述的图示的元件可以此发明中所属技术领域的技术人员所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板之间夹设其它层。
此外，实施例中可能使用相对性的用语，例如“较低”、“下方”或“底部”及“较高”、“上方”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
本发明是揭露高压半导体装置的实施例，且上述实施例可被包含于例如微处理器、存储元件及/或其他元件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极管、金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互补式MOS晶体管、双载子接面晶体管(bipolar junction transistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域的技术人员可以了解也可将高压半导体装置使用于包含其他类型的半导体元件于集成电路之中。
参见图1，图1是根据本发明的一些实施例的高压半导体装置100的俯视图。如图1所示，高压半导体装置100包含各别沿第一方向，例如为Y方向延伸的第一掺杂区108、第二掺杂区110、栅极112及第三掺杂区114。其中，第一掺杂区108及第二掺杂区110可作为高压半导体装置100的源极区，第三掺杂区114可作为高压半导体装置100的漏极区。此外，第一掺杂区108、第二掺杂区110及第三掺杂区114可为重掺杂区或轻掺杂区。
如图1所示，在一些实施例，高压半导体装置100还包含隔离区118及线性掺杂区116。隔离区118设置于栅极112和漏极区114之间，隔离区118在第一方向上被分隔成多个区块，例如互相隔开的隔离块118A及隔离块118B。线性掺杂区116则位于隔离块118A和隔离块118B之间，在线性掺杂区116图案中，点的密度代表掺杂的深度及/或浓度。其中，点的密度越高，代表掺杂的深度越深，或掺杂浓度越浓，点的密度越低，代表掺杂的深度越浅，或掺杂浓度越低。在一些实施例，在沿着第二方向，例如为X方向，线性掺杂区116的深度及/或浓度并非均匀。如图1所示，在沿着由栅极112朝向第三掺杂区114(即漏极区)的方向，线性掺杂区116的掺杂深度及/或浓度递减。
参阅图2，图2是根据一些实施例，沿图1所示的高压半导体装置100的A-A’切线的剖面示意图。如图2所示，高压半导体装置100包含基底102。基底102可为半导体基板，例如硅基板。此外，上述半导体基板亦可为元素半导体，包括锗(germanium)；化合物半导体，包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体，包括硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)或上述材料的组合。此外，基底102也可以是绝缘层上覆半导体(semiconductor on insulator,SOI)基底。在一些实施例，基底102具有第一导电型态，例如为P型。
如图2所示，高压半导体装置100包含第一井区104及第二井区106，其中第一井区104具有第一导电型态，第二井区106具有不同于第一导电型态的第二导电型态，例如为N型。其中第一井区104的掺杂浓度可例如为1014cm3-1018cm3，第二井区106的掺杂浓度可例如为1014cm3-1018cm3。
在一些实施例，第二井区106可被掺杂第二导电型态的外延层所取代，此外延层可包含硅、锗、硅与锗、V族化合物或上述的组合。此外延层可藉由外延成长(epitaxial growth)制造工艺形成，例如金属有机物化学气相沉积法(metal-organic chemical vapor deposition,MOCVD)、金属有机物化学气相外延法(metal-organic vapor phase epitaxy,MOVPE)、等离子体增强型化学气相沉积法(plasma-enhanced chemical vapor deposition,PECVD)、遥控等离子体化学气相沉积法(remote plasma chemical vapor deposition,RP-CVD)、分子束外延法(molecular beam epitaxy,MBE)、氢化物气相外延法(hydride vapor phase Epitaxy,HVPE)、液相外延法(liquid phase epitaxy,LPE)、氯化物气相外延法(chloride vapor phase epitaxy,Cl-VPE)或类似的方法形成。
如图2所示。栅极112设置在基底102上，栅极112包含栅极介电层和栅极电极(未绘示)。栅极介电层的材料可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。此高介电常数(high-k)介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料的其它高介电常数介电材料、或上述组合。此介电材料层可藉由化学气相沉积法(CVD)或旋转涂布法形成。栅极电极的材料包含非晶硅、多晶硅、一或多种金属、金属氮化物、导电金属氧化物、或上述的组合。上述金属可包含但不限于钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)或铪(hafnium)。上述金属氮化物可包括但不限于氮化钼(molybdenum nitride)、氮化钨(tungsten nitride)、氮化钛(titanium nitride)以及氮化钽(tantalum nitride)。上述导电金属氧化物可包含但不限于钌金属氧化物(ruthenium oxide)以及铟锡金属氧化物(indium tin oxide)。此导电材料层的材料可藉由化学气相沉积法、溅镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沈积方式形成。
由第一掺杂区108和第二掺杂区110所组成的源极区设置在第一井区104内，第一掺杂区108和第二掺杂区110分别具有第一导电型态和第二导电型态。由第三掺杂区114组成的漏极区114设置在第二井区106内，且具有第二导电型态。
在一些实施例，高压半导体装置包含线性掺杂区116，设置在第二井区106内，且位于栅极112和第三掺杂区114之间。在一些实施例，线性掺杂区116具有第一导电型态。如图2所示，线性掺杂区116的掺杂深度并非均匀，在沿着由栅极112朝向第三掺杂区114的方向，线性掺杂区116的掺杂深度递减。虽然未显示于图2，在另一些实施例，线性掺杂区116的掺杂浓度并非均匀，在沿着由栅极112朝向第三掺杂区114的方向，线性掺杂区116的掺杂浓度递减。在一些实施例，线性掺杂区116的掺杂浓度可藉于约1015cm3-1018cm3的范围间。
在一些实施例，如图2所示，高压半导体装置100包含第一掩埋层120，设置于第一井区104内，且位于第一掺杂区108和第二掺杂区110(即源极区)的下方。第一掩埋层120具有第一导电型态，且第一掩埋层120的掺杂浓度可为均匀，亦可为不均匀。在一些实施例，在沿着源极区朝向栅极112的方向，第一掩埋层120的掺杂浓度递减。第一掩埋层120的掺杂浓度可藉于约1016cm3-1019cm3的范围间。此外，在一些实施例，第一掩埋层120在基底102上的投影与栅极112在基底102上的投影不重叠。并且，第一掩埋区120被源极区完全覆盖。
此外，高压半导体装置100包含第二掩埋层122，设置在基底102内，且具有第二导电型态。如图2所示，第二掩埋层122设置在第一掩埋层120下方。在一些实施例，第一掩埋层120投影在基底102上的长度小于第二掩埋层122的长度。此外，第二掩埋层122由第一井区104的下方延伸至第二井区106和栅极112的下方。在一些实施例，栅极112在基底102上的一部分投影未与第二掩埋层122重叠，且线性掺杂区116在基底102上的投影不与第二掩埋层122重叠。此外，虽然未绘示于图2，在另一些实施例，第二掩埋层122可全面性地形成在基底102上。在此实施例，栅极112在基底102上的投影与第二掩埋层122完全重叠，且线性掺杂区116在基底102上的投影与第二掩埋层122完全重叠。另外，在一些实施例，第一掩埋层120在基底102上的投影与栅极112在基底102上的投影不重叠。在一些实施例，第二掩埋层122的掺杂浓度可藉于约1016cm3-1019cm3的范围间。
参阅图3，图3是根据一些实施例，沿图1所示的高压半导体装置100的B-B’切线的剖面示意图。如图3所示，高压半导体装置100包含隔离区118。在一些实施例，隔离区118为浅沟槽(shallow trench)隔离结构，且由介电材料组成，例如氧化硅、氮化硅、氮氧化硅或其他介电材料。隔离区118可利用光刻制造工艺及蚀刻制造工艺在第二井区106内形成沟槽(未绘示)，接着在此沟槽填入上述介电材料。光刻制造工艺包含光阻涂布(例如旋转涂布)、软烤、掩膜板对位、曝光、曝后烤、将光阻显影、冲洗、干燥(例如硬烤)、其他合适的制造工艺或前述的组合。另外，光刻制造工艺可由其他适当的方法，例如无光掩膜光刻、电子束写入(electron-beam writing)及离子束写入(ion-beam writing)进行或取代。蚀刻制造工艺包含干蚀刻、湿蚀刻或其他蚀刻方法。
在一些实施例，如图3所示，在第二方向上，线性掺杂区116并未延伸至隔离区118的下方。亦即，线性掺杂区116仅形成在如图1所示的两个隔离块118A和118B之间。且如图3所示，在一些实施例，第二掩埋层122并未延伸至隔离区118的下方。
参阅图4，图4是根据另一些实施例，沿图1所示的高压半导体装置100的B-B’切线的剖面示意图。图4与图3所示的实施例的不同处在于：线性掺杂区116仅不仅形成在如图1所示的两个隔离块118A和118B之间，还形成在隔离块118A和118B的下方。亦即，在第二方向上，线性掺杂区116延伸至隔离区118的下方。
回到图1，如图1所示，隔离块118A和隔离块118B在第二方向上具有长度L1，而两个隔离块118A和隔离块118B之间的距离为长度L2。在一些实施例，L2与L1的比值介于1-10，较佳为介于4-6。在如图3所示的实施例，当线性掺杂区116仅形成在两个隔离块118A和118B之间时，线性掺杂区116在第二方向的长度与长度L1的比值介于1-10，较佳为介于4-6。
在一些实施例，在之后的制造工艺可形成源极和漏极电极连接至各自的源极区、漏极区。电极可由适合的导电材料形成，例如铜、钨、镍、钛或类似材料。在一些实施例，金属硅化物形成在导电材料和源极区、漏极区的界面以增加界面的导电性。在一些实施例，利用镶嵌及/或双镶嵌制造工艺以形成多层内连线结构。在其他实施例，利用钨形成钨插塞。
在一些实施例，之后的制造工艺也可形成各种接触窗/孔洞/线及多层内连线元件(例如金属层和层间介电层)于基底102上，来连接各种元件或结构。例如，多层内连线包含垂直内连线，例如传统的孔洞或接触窗，以及水平内连线，例如金属线。
本发明实施例提供的线型掺杂区设置在栅极和漏极区之间，相对于均匀掺杂的方式，线型掺杂区可以让高压半导体表面的峰值电场比较小，但是表面电场更加均匀，以提高高压半导体的击穿电压，同时提升高压半导体的可靠度。此外，藉由设置第一掩埋层在源极区和第二掩埋区之间，可降低第一井区的电阻，使得导通电阻下降。与传统的高压半导体装置相比，本发明实施例提供的高压半导体装置更能防止克尔克效应(kirk effect)，来同时达到高击穿电压和低导通电阻的效能。此外，藉由调整隔离块的长度与隔离块之间的距离的比值(亦可称为WSi/WSiO2)，可减少飘移区的长度，亦有助于提高高压半导体装置的击穿电压。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的制造工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本发明实施例揭示内容中理解现行或未来所发展出的制造工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明实施例使用。因此，本发明的保护范围包括上述制造工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。