高压半导体装置及其制造方法
【技术领域】
[0001] 本发明有关于半导体装置及其制造方法，且特别有关于一种高压半导体装置及其 制造方法。
【背景技术】
[0002] 高压半导体装置技术适用于高电压与高功率的积体电路领域。传统高压半导体 装置，例如垂直式扩散金氧半导体（vertically diffused metal oxide semiconductor， VDMOS)晶体管及水平扩散金氧半导体（LDMOS)晶体管，主要用于18V以上的元件应用领域。 高压装置技术的优点在于符合成本效益，且易相容于其它工艺，已广泛应用于显示器驱动 1C元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域中。
[0003] 高压半导体装置是利用栅极电压来产生通道，并控制流经源极与漏极之间的电 流。在传统的高压半导体装置中，为了防止源极与漏极之间的击穿效应（punch-through effect)，必须延长晶体管的通道长度。然而，如此一来会增加装置的尺寸而使晶片面积增 加且会使晶体管的导通电阻（on-resistance，Ron)上升。再者，由于电洞的迁移率低于电 子的迁移率，因此P型高压半导体装置的导通电阻会高于N型高压半导体装置的导通电阻 而不利于P型高压半导体装置效能的提升。
[0004] 因此，有必要寻求一种新的高压半导体装置结构以解决上述的问题。
【发明内容】
[0005] 本发明要解决的技术问题是提供一种高压半导体装置及其制造方法，以解决现有 技术中为了防止源极与漏极之间的击穿效应延长晶体管的通道长度，而导致增加装置的尺 寸而使晶片面积增加且会使晶体管的导通电阻上升的问题。
[0006] 本发明的技术方案是提供一种高压半导体装置，包括：基板；外延层，设于基板上 且具有第一导电型；栅极结构，设于外延层上；源极区及漏极区，分别设于栅极结构两侧的 外延层内；堆叠结构，设于栅极结构及漏极区之间，其中堆叠结构包括：阻挡层；绝缘层，设 于阻挡层上；导电层，设于绝缘层上，且电连接源极区或栅极结构。
[0007] 本发明还提供一种高压半导体装置的制造方法，包括：提供基板；形成外延层于 基板上，且外延层具有第一导电型；形成栅极结构于外延层上；形成源极区及漏极区，源极 区及漏极区分别设于栅极结构两侧的外延层内；形成堆叠结构于栅极结构及漏极区之间， 其中堆叠结构包括：阻挡层；绝缘层，设于阻挡层上；导电层，设于绝缘层上，且电连接源极 区或栅极结构。
[0008] 本发明通过包括导电层的堆叠结构，可降低外延层中通道的电场密度，进而降低 高压半导体装置的导通电阻。此外，设于栅极结构及漏极区之间绝缘凸块可更进一步降低 此导通电阻。
【附图说明】
[0009] 图1-图8是本发明实施例的高压半导体装置在其制造方法中各阶段的剖面图；
[0010] 图9是本发明另一实施例的高压半导体装置的剖面图；
[0011] 图10是本发明另一实施例的高压半导体装置的剖面图；及
[0012] 图11是本发明另一实施例的高压半导体装置的剖面图。
[0013] 主要元件符号说明：
[0014] 100基板 102外延层
[0015] 104高压阱 106沟槽隔离物
[0016] 108绝缘凸块 108a绝缘凸块
[0017] 108b绝缘凸块 110第一导电型掺杂区
[0018] 112栅极结构 112a栅极介电层
[0019] 112b栅极电极 114绝缘侧壁层
[0020] 116源极区 116a第二导电型源极区
[0021] 116b第一导电型源极区118漏极区
[0022] 118P漏极预定区 120堆叠结构
[0023] 120a阻挡层 120b绝缘层
[0024] 120c导电层 122金属娃化物层
[0025] 124层间介电层 126内连线结构
[0026] 200高压半导体装置 CH 通道
【具体实施方式】
[0027] 为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图 式，作详细说明如下。
[0028] 以下针对本发明的高压半导体装置作详细说明。应了解的是，以下的叙述提供许 多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式尽 为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能 使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实 施例及/或结构之间具有任何关连性。再者，当述及一绝缘凸块位于一第二材料层上或的 上时，包括绝缘凸块与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料 层的情形，在此情形中，绝缘凸块与第二材料层之间可能不直接接触。
[0029] 必须了解的是，为特别描述或图示的元件可以此技术人士所熟知的各种形式存 在。此外，当某层在其它层或基板"上"时，有可能是指"直接"在其它层或基板上，或指某 层在其它层或基板上，或指其它层或基板之间夹设其它层。
[0030] 此外，实施例中可能使用相对性的用语，例如"较低"或"底部"及"较高"或"顶 部"，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻 转使其上下颠倒，则所叙述在"较低"侧的元件将会成为在"较高"侧的元件。
[0031] 在此，"约"、"大约"的用语通常表示在一给定值或范围的20%之内，较佳是10% 之内，且更佳是5%之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍 可隐含"约"、"大约"的含义。
[0032] 本发明实施例是利用一堆叠结构以降低通道中的电场密度，进而降低高压半导体 装置的导通电阻。
[0033] 参见图1，首先提供基板100。基板100可为半导体基板，例如硅基板。此外，上述 半导体基板亦可为元素半导体，包括锗（germanium);化合物半导体，包括碳化娃（silicon carbide)、砷化嫁（gallium arsenide)、憐化嫁（gallium phosphide)、憐化铟（indium phosphide)、砷化铟（indium arsenide)及/或铺化铟（indium antimonide);合金半导体， 包括硅锗合金（SiGe)、磷砷镓合金（GaAsP)、砷铝铟合金（AlInAs)、砷铝镓合金（AlGaAs)、 砷铟镓合金（GalnAs)、磷铟镓合金（GalnP)及/或磷砷铟镓合金（GalnAsP)或上述材料的 组合。此外，基板100也可以是绝缘层上覆半导体（semiconductor on insulator)。在一 实施例中，此基板100可为未掺杂的基板。然而，在其它实施例中，基板100亦可为轻掺杂 的基板，例如轻掺杂的P型或N型基板。
[0034] 接着，形成外延层102于基板100上。外延层102可包括硅、锗、硅与锗、III-V族化 合物或上述的组合。此外延层102可通过外延成长（epitaxial growth)工艺形成，例如金 属有机物化学气相沉积法（M0CVD)、金属有机物化学气相外延法（M0VPE)、等离子体增强型 化学气相沉积法（plasma-enhanced CVD)、遥控等离子体化学气相沉积法（RP-CVD)、分子束 外延法（MBE)、氢化物气相外延法（HVPE)、液相外延法（LPE)、氯化物气相外延法（C1-VPE) 或类似的方法形成。
[0035] 此外延层102具有第一导电型。例如，当此第一导电型为P型时，外延层102为P 型外延层，其可通过在沉积外延层102时，于反应气体中加入硼烷（BH3)或三溴化硼（BBr3) 进行原位（in-situ)掺杂，或者，亦可先沉积未掺杂的外延层102后，再以硼离子或铟离子 进行离子注入。
[0036] 接着，参见图2,在形成后续的栅极结构前，可选择性（optionally)形成高压阱 104于外延层102内。此高压阱104具有第二导电型，且第一导电型与第二导电型相异。此 高压阱104可通过离子注入步骤形成。例如，当此第二导电型为N型时，可于预定形成高压 阱104的区域注入磷离子或砷离子以形成高压阱104。
[0037] 接着，可利用浅沟槽隔离工艺（STI)形成沟槽隔离物106于外延层102中，以在基 板100隔离出主动区。然而，亦可以其它任何适合的方式隔离出主动区，例如亦可以传统的 区域氧化法（L0C0S)形成场氧化层以在基板100隔离出主动区。
[0038] 参见图3,于形成后续的栅极结构前，可选择性（optionally)形成多个绝缘凸块 108 (例如绝缘凸块108a及108b)于外延层102上，且此绝缘凸块108设于后续的栅极结构 及漏极区（亦即图3中漏极预定区118P的区域）之间，以更进一步降低其下的外延层102 中的通道的电场密度以及装置的导通电阻，此部分将于后文详细说明。
[0039] 此外，图中靠左侧的基板为漏极预定区118P，越靠近漏极预定区118P的绝缘凸块 108的高度可以越高。例如，如图3所示，较靠近漏极预定区118P的绝缘凸块108b的高度 高于较远离漏极预定区118P的绝缘凸块108a的高度。此绝缘凸块的高度变化可更进一步 降低其下的外延层102中的通道的电场密度以及装置的导通电阻。
[0040] 绝缘凸块108可