一种肖特基势垒二极管及其制造方法与流程

本发明涉及二极管技术领域，特别是一种肖特基势垒二极管。

背景技术：

肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年，由于具有正向导通压降低和开关速度快的优点，使其非常适合于开关电源应用。近年来肖特基势垒二极管在光伏和汽车电子应用领域也有长足发展。

目前，肖特基势垒二极管结构通常包含第一导电类型高掺杂浓度单晶硅衬底,作为器件阴极的位于衬底底面的下金属层,生长于衬底之上的第一导电类型低掺杂浓度外延层,位于外延层顶面的肖特基势垒金属层,以及位于肖特基势垒金属层顶面的作为器件阳极的上金属层。器件电极位于单晶硅晶圆两侧，电流在垂直于单晶硅晶圆表面的方向上经由肖特势垒金属层、外延层和衬底流动；由于，衬底的厚度一般都比较厚，当正向通电时，电流需要流过衬底，增加了电流通路的串联电阻，使器件正向导通压降升高。

技术实现要素：

本发明的目的提供一种肖特基势垒二极管及其制造方法，降低了正向导通的压降，提高了产品的性能。

为解决现有技术存在的问题，本发明提供一种肖特基势垒二极管，该二极管包括：第二导电类型掺杂单晶硅衬底，所述衬底上部设有第一导电类型掺杂区，所述第一导电类型掺杂区横向间隔设有多个第一沟槽，两相邻的第一沟槽之间形成有迁移区，所述迁移区和第一沟槽的导电层顶部设置有肖特基势垒金属层，肖特基势垒金属层上设置有阳极金属层；

所述第一导电类型掺杂区横向还至少设置有一个第二沟槽，所述第二沟槽与迁移区之间间隔有第一沟槽，所述第二沟槽的导电层顶部设置有阴极金属层，所述阴极金属层与阳极金属层相互不连通。

另外，所述第一沟槽内壁设有第一介质层，所述第一沟槽内部填充有导电多晶硅层。

另外，所述第二沟槽侧壁设置有第二介质层，所述第二沟槽内部填充有金属导电层，所述金属导电层在第二沟槽底部与第二导电类型掺杂单晶硅衬底形成欧姆接触。

另外，所述第二沟槽的底部与衬底之间设置有第一导电类型重掺杂区，所述第一导电类型重掺杂区包围第二沟槽底部。

另外，所述第二沟槽的导电层顶部与阴极金属层之间设置有第三介质层，所述第三介质层与肖特基势垒金属层连接，所述第三介质设置有通孔，所述阴极金属层通过第三介质层的通孔与第二沟槽内的导电层连通。

相应的本发明还提供一种肖特基势垒二极管的制造方法，该方法包括：

s1，在第二导电类型掺杂单晶硅衬底上部形成第一导电类型掺杂区；

s2，在第一导电类型掺杂区内形成第一沟槽，在第一沟槽内侧之间形成迁移区；

s3，在第一沟槽外侧的部分沟槽形成第二沟槽；

s4，在曝露出的迁移区顶部和第一沟槽导电层顶部形成肖特基势垒金属层，在肖特基势垒金属层上形成阳极金属层，在第二沟槽导电层顶部形成阴极金属层，阳极金属层与阴极金属层相互不连通。

另外，所述步骤s2具体包括：

s21，采用第一掩蔽介质层覆盖结构顶部，曝露出部分相邻沟槽，形成第一沟槽，第一沟槽内侧之间的第一导电类型掺杂区的单晶硅形成迁移区；

s22，在第一沟槽内壁形成第一介质层；

s23，在第一沟槽内形成导电多晶硅层；

s24，去除整个结构顶部的第一掩蔽介质层。

另外，所述步骤s3具体包括：

s31，采用第二掩蔽介质层覆盖结构顶部，曝露出第一沟槽外侧的部分沟槽，形成第二沟槽；

s32，在第二沟槽内壁形成第二介质层；

s33，去除第二沟槽底部的第二介质层，曝露出第一导电类型掺杂区的单晶硅；

s34，在第二沟槽内形成导电层；

s35，去除整个结构顶部的第二掩蔽介质层。

另外，所述步骤s3具体还包括：在曝露出的单晶硅中形成包围第二沟槽底部的第一导电类型重掺杂区。

另外，所述步骤s4具体包括：

s41，在整个结构顶部形成第三介质层。

s42，去除部分第三介质层曝露出迁移区顶部和导电多晶硅层顶部。

s43，在曝露出的迁移区顶部和导电多晶硅层顶部形成肖特基势垒金属层。

s44，在第三介质层中形成通孔，曝露导电层部分顶部。

s45，在整个结构顶部形成金属层。

s46，去除部分第三介质上部的金属层，使与肖特基势垒金属层接触的金属层形成阳极金属层，与导电层接触的金属层形成阴极金属层，阳极金属层与阴极金属层相互不连通。

本发明的肖特基势垒二极管的阴极金属层和阳极金属层均设置于衬底的上部，即设置于衬底的同侧，正向导通时电流不再经过衬底，减小了电流通路上的串联电阻，使器件正向导通压降更低。

附图说明

图1是本发明一种肖特基势垒二极管的一种实施例的示意图；

图2是本发明一种肖特基势垒二极管制造方法的一种实施例流程示意图；

图3-6是图2所示的流程示意图的具体实现示意图。

图中：1衬底，2第一导电类型掺杂区，3第一沟槽，4第一介质层，5导电多晶硅层，6迁移区，7肖特基势垒金属层，8第二沟槽，9第二介质层，10导电层，11第三介质层，12第一导电类型重掺杂区，13阳极金属层，14通孔，15阴极金属层，16沟槽，17第一掩蔽介质层，18第二掩蔽介质层。

具体实施方式

下面结合附图对本发明进行详细说明。

参考图1所示，该图是本发明一种肖特基势垒二极管的一种实施例的示意图，该二极管包括：自下而上依次由第二导电类型掺杂单晶硅衬底1和金属层构成，衬底1上部设有第一导电类型掺杂区2，第一导电类型掺杂区2中横向间隔设有若干第一沟槽3，第一沟槽3内壁设有第一介质层4，第一沟槽3内部填充有导电多晶硅层5，相邻第一沟槽3之间的第一导电类型掺杂区的单晶硅构成肖特基势垒二极管的迁移区6，导电多晶硅层5和迁移区6顶部与金属层之间设有肖特基势垒金属层7。

由此可见，肖特基势垒金属层沉积于第一沟槽的导电多晶硅层和迁移区的顶部，迁移区被第一沟槽所环绕，器件反向偏置时迁移区中的电场分布受第一沟槽影响重新分布，强电场区域远离肖特基势垒区域，减小了器件反向漏电，提升了产品性能和可靠性。

与器件阴极连接的第二沟槽8被第一沟槽3环绕，这样就通过第一沟槽将迁移区与第二沟槽隔离开来，从而屏蔽了第二沟槽对迁移区的影响，提高了产品性能和可靠性。

第二沟槽8侧壁设置有第二介质层9，第二沟槽8内部填充有导电层10，该导电层可以为金属导电层，金属导电层与单晶硅或者多晶硅比较具有更好的散热能力，从而提高了产品可靠性。

导电层10在第二沟槽8底部与单晶硅形成欧姆接触，第二沟槽8的导电层10顶部与金属层之间设有第三介质层11，第三介质层11中设有通孔14，通孔14位于第二沟槽的导电层10顶部并曝露部分导电层；与肖特基势垒金属层7接触的金属层形成肖特基势垒二极管阳极金属层13，金属层填充通孔14与第二沟槽的导电层接触形成肖特基势垒二极管阴极金属层15，阳极金属层13与阴极金属层15之间相互不连通。该第三介质层可以与肖特基势垒金属层连接，从而将本技术方案中的阳极金属层和阴极金属层相互不连通。

第二沟槽8底部的单晶硅中设有第一导电类型重掺杂区12。该第一导电类型重掺杂区的设置降低了导电层10与单晶硅的接触电阻，提高了产品的导电性能。

下面说明本发明的另一方面。

参见图2，该图是本发明一种肖特基势垒二极管制造方法的一种实施例的流程示意图，该流程包括如下步骤：

步骤s1，在第二导电类型掺杂单晶硅衬底上部形成第一导电类型掺杂区；

步骤s2，在第一导电类型掺杂区内形成第一沟槽，在第一沟槽内侧之间形成迁移区；

步骤s3，在第一沟槽外侧的部分沟槽形成第二沟槽；

步骤s4，在曝露出的迁移区顶部和第一沟槽导电层顶部形成肖特基势垒金属层，在肖特基势垒金属层上形成阳极金属层，在第二沟槽导电层顶部形成阴极金属层，阳极金属层与阴极金属层相互不连通。

下面结合肖特基势垒二极管的制造过程对本发明的肖特基势垒二极管的制造方法进行详细说明，如图3-6所示：

步骤s101，在第二导电类型掺杂单晶硅衬底1上部形成第一导电类型掺杂区2；

步骤s102，在第一导电类型掺杂区2内形成沟槽16。

步骤s103，采用第一掩蔽介质层17覆盖结构顶部，曝露出部分相邻沟槽，形成第一沟槽3，第一沟槽3内侧之间的第一导电类型掺杂区的单晶硅形成迁移区6；

步骤s104，在第一沟槽3内壁形成第一介质层4；

步骤s105，在第一沟槽3内形成导电多晶硅层5；

步骤s106，去除整个结构顶部的第一掩蔽介质层17；

步骤s107，采用第二掩蔽介质层18覆盖结构顶部，曝露出第一沟槽外侧的部分沟槽，形成第二沟槽8；

步骤s108，在第二沟槽8内壁形成第二介质层9；

步骤s109，去除第二沟槽8底部的第二介质层，曝露出第一导电类型掺杂区的单晶硅；

步骤s110，在曝露出的单晶硅中形成包围第二沟槽8底部的第一导电类型重掺杂区12；

步骤s111，在第二沟槽8内形成导电层10；

步骤s112，去除整个结构顶部的第二掩蔽介质层18；

步骤s113，在整个结构顶部形成第三介质层11。

步骤s114，去除部分第三介质层曝露出迁移区6顶部和导电多晶硅层5顶部。

步骤s115，在曝露出的迁移区6顶部和导电多晶硅层5顶部形成肖特基势垒金属层7。

步骤s116，在第三介质层11中形成通孔14，曝露导电层10部分顶部。

步骤s117，在整个结构顶部形成金属层。

步骤s118，去除部分第三介质11上部的金属层，使与肖特基势垒金属层接触的金属层形成阳极金属层13，与导电层接触的金属层形成阴极金属层15，阳极金属层13与阴极金属层15相互不连通。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。