半导体存储器件的制作方法

本发明的各实施方式总体上涉及半导体存储器件，更具体地，涉及能够提高操作可靠性的半导体存储器件。

背景技术：

半导体存储器件可包括能够存储数据的多个存储单元。

已经提出包括三维布置的存储单元的三维半导体存储器件，以用来实现更高的集成度。

三维半导体存储器件可包括彼此交替堆叠的层间绝缘层和字线，以及形成在穿过它们的沟道孔中的沟道层。存储单元可沿沟道层堆叠。每个沟道层可联接在位线与源极层之间。

然而，当制造具有垂直堆叠结构的三维半导体存储器件时，在沟道层与位线之间可能发生错位，导致位线漏电流，这会导致半导体存储器件操作故障。

技术实现要素：

各种实施方式针对一种具有改进的操作可靠性的半导体存储器件。

根据实施方式，一种半导体存储器件可包括：单元阵列区域，所述单元阵列区域形成在基板上；字线接触区域；以及页面缓冲区域，所述页面缓冲区域经由多条位线联接到所述单元阵列区域，其中，所述多条位线中的至少一条具有朝向所述字线接触区域的弯曲结构。

根据实施方式，一种半导体存储器件可包括：单元阵列区域，所述单元阵列区域形成在基板上；字线接触区域，所述字线接触区域从堆叠在所述单元阵列区域上的字线延伸；以及页面缓冲区域，所述页面缓冲区域经由多条位线联接到所述单元阵列区域，其中，所述单元阵列区域包括将所述多条位线联接到所述单元阵列区域中的多个单元插头的多个第一接触插头，其中，所述页面缓冲区域包括将所述多条位线联接到所述页面缓冲区域中的多个晶体管的多个第二接触插头，并且其中，所述多个第一接触插头中的至少一个相对于所述多个第二接触插头向所述字线接触区域偏移。

根据实施方式，一种半导体存储器件可包括：多个单元插头，所述多个单元插头从基板延伸；多个导电层，所述多个导电层围绕所述多个单元插头，所述多个导电层堆叠在所述基板上并在第一方向上延伸；以及多条位线，所述多条位线联接到所述多个单元插头并且在与所述第一方向交叉的第二方向上延伸，其中，所述多条位线中的至少一条具有在所述第一方向上的弯曲结构。

附图说明

通过参照附图的以下详细描述，本发明的上述和其它特征以及优点对于本发明所属领域技术人员而言将变得更加明显，在附图中：

图1是例示根据本发明的实施方式的半导体存储器件的图；

图2是例示根据本发明的另一实施方式的半导体存储器件的图；

图3是图1的部分c的布局图；

图4是图2的部分c的布局图；

图5是沿图1的线a-a'截取的截面图；

图6是沿图2的线a-a'截取的截面图；

图7是示出根据本发明的实施方式的接触插头和位线的位置以及根据不考虑单元插头弯曲趋势的现有技术的位置的图；

图8是示出根据本发明的另一实施方式的接触插头和位线的位置以及根据不考虑单元插头弯曲趋势的现有技术的位置的图；

图9是示出根据本发明的实施方式的在单元阵列区域上方的接触插头和在页面缓冲区域上方的接触插头的位置的图；

图10是示出根据本发明的另一实施方式的在单元阵列区域上方的接触插头和在页面缓冲区域上方的接触插头的位置的图；

图11a是例示根据实施方式的可应用于图1的部分c的刻蚀掩模的平面图；

图11b是沿图11a的线a-a'截取的刻蚀掩模以及穿过刻蚀掩模形成在刻蚀掩模下方的位线的截面图；

图11c是沿图11a的线b-b'截取的刻蚀掩模以及穿过刻蚀掩模形成在刻蚀掩模下方的位线的截面图；

图12a是用于说明当刻蚀金属层而不是图11b所示的绝缘层时形成在金属层下方的位线的刻蚀掩模的截面图；

图12b是当刻蚀金属层而不是图11c所示的绝缘层时形成在金属层下方的刻蚀掩模和位线的截面图；

图13是例示根据另一实施方式的可应用于图2所示的部分c的刻蚀掩模的平面图；

图14是例示根据本发明的实施方式的存储系统的示例性配置的框图；以及

图15是例示根据实施方式的计算系统的示例性配置的框图。

具体实施方式

在下文中，将参照附图详细描述各示例性实施方式。在附图中，元件的厚度和间隔为了便于说明而被夸大，并且与实际物理厚度相比可被夸大。在描述本发明时，可省略对本发明的要点而言次要的公知特征。还应注意，在向每个附图中的元件提供附图标记时，相同的附图标记可指示在不同附图中示出的相同元件。

图1是例示根据实施方式的半导体存储器件的图。

参照图1，半导体存储器件可包括单元阵列区域car、字线接触区域wctr、解码电路区域dcr和页面缓冲区域pbr。

单元阵列可位于单元阵列区域car中，并且用于存储数据的存储单元可形成在单元阵列中。在一个实施方式中，每个串可被形成为u形。例如，串联联接有至少一个源极选择晶体管、多个源极侧存储单元、至少一个管状晶体管、多个漏极侧存储单元和至少一个漏极选择晶体管的每个串可布置在单元阵列区域car中。在另一实施方式中，每个串可以是沿着从基板sub的表面延伸的沟道层的直线型串。例如，串联联接有至少一个源极选择晶体管、多个存储单元和至少一个漏极选择晶体管的每个串可布置在单元阵列区域car中。

字线、选择线(例如，漏极选择线和源极选择线)和位线可布置在单元阵列区域car中。字线和位线中的每一个可电联接到多个存储单元。例如，每条字线可联接到形成存储单元的页面的多个存储单元。每条位线可联接到存储单元的对应串。在图1中，位线由附图标记bl0至bln指示。

字线接触区域wctr可从堆叠在单元阵列区域car中的字线延伸，以便单独驱动堆叠的存储单元。字线接触区域wctr可联接到字线接触插头。字线接触区域wctr可形成为稍后描述的阶梯式堆叠结构。尽管图1中未示出，但是半导体存储器件还可包括从形成在单元阵列区域car中的选择线延伸的选择线接触区域。

例如，当基于单元阵列区域car在逆时针方向上限定四个表面<1>至<4>时，字线接触区域wctr可被形成为面向彼此相对的第一表面<1>和第三表面<3>中的至少一个。例如，如图1所示，字线接触区域wctr可被限定在第一表面<1>和第三表面<3>中的每一个上。然而，在另一示例中，如图2所示，字线接触区域wctr可仅被形成在第一表面<1>上。

当串被布置成u形时，字线接触区域通常可被限定在单元阵列区域的两个表面上。当串被布置成直线结构时，字线接触区域通常可被限定在单元阵列区域的一个表面上。因此，图1例示了采用u形串的实施方式，而图2例示了采用直线型串的实施方式。然而，我们注意到，本发明不仅限于u形串和直线型串。

参照图1和图2，字线接触区域wctr可布置在单元阵列区域car与解码电路区域dcr之间。将字线电联接到解码电路区域dcr的驱动晶体管的布线结构可布置在字线接触区域wctr中。布线结构可包括字线接触插头。

字线可从单元阵列区域car延伸到字线接触区域wctr。为了便于堆叠的字线与字线接触插头之间的电连接，字线可在字线接触区域wctr中具有阶梯式结构。

形成在解码电路区域dcr中的驱动晶体管可经由用于将操作电压传送到存储串的选择线和字线联接到单元阵列区域car的对应存储串。例如，解码电路区域dcr可包括行解码器。行解码器可包括控制是否将操作电压施加到选择线和字线的多个通过晶体管(passtransistor)。

页面缓冲区域pbr可联接到单元阵列区域car的位线bl0至bln，可向单元列区域car发送数据和从单元阵列区域car接收数据，并且可临时存储传送的数据。页面缓冲区域pbr可包括预充电电路、位线选择晶体管、感测电路和输入/输出电路。

尽管图1和图2中未示出，但是半导体存储器件可包括作为被配置为驱动存储单元并读取存储在存储单元中的数据的外围电路的字线驱动器、感测放大器和控制电路。

如图1和图2所示，将页面缓冲区域pbr联接到单元阵列区域car的位线bl0至bln中的至少一条可具有向外弯曲的结构。位线bl0至bln中的至少一条弯曲位线的弯曲程度可朝向解码电路区域dcr增加。换句话说，位线bl0至bln中的至少一条弯曲位线的弯曲程度可朝向字线接触区域wctr增加。

当字线接触区域如图1所示被限定在单元阵列区域的两侧时，位线的弯曲程度可从单元阵列区域的中心向两个边缘增加。换句话说，当字线接触区域如图1所示被限定在单元阵列区域的两侧时，位线的弯曲程度可在两个方向上增加。

根据另一实施方式，当字线接触区域wctr如图2所示仅形成在单元阵列区域的一侧时，位线的弯曲程度可从中心仅朝向形成有字线接触区域wctr的一个边缘增加。换句话说，当字线接触区域wctr如图2所示仅形成在单元阵列区域的一侧时，位线的弯曲程度可在单个方向上增加。

为了更详细地描述位线弯曲结构，可将位线分成三部分。在单元阵列区域car和页面缓冲区域pbr上方延伸的位线bl0至bln中的每一条可被划分为设置在单元阵列区域car上的第一部分p1、设置在页面缓冲区域pbr上的第二部分p2以及设置在单元阵列区域car与页面缓冲区域pbr之间的第三部分p3，且第三部分p3将第一部分p1和第二部分p2彼此联接。

各位线的第三部分p3的斜率可在从位于单元阵列区域car的中心上方的中心位线bla的第三部分朝向位于单元阵列区域car的边缘上方的边缘位线bl0或bln的第三部分的方向上增加。在下文中，位线的第三部分p3的斜率可指示如图1和图2所示的形成在位线的p3部分与y轴之间的角度。如图1和图2所示，位线的部分p1和p2通常沿着y方向延伸。

位线bl0至bln的第三部分p3的斜率从中心位线朝向边缘位线增加，因此，两条或更多条位线的第三部分p3可具有从y轴方向以不同角度偏移的不同取向。另一方面，位线的第一部分p1和第二部分p2可具有基本相同的取向(例如，沿着y轴方向延伸)。一条或更多条位线的第三部分p3可具有如图1和图2以及下面要描述的图3和图4所示的斜率。然而，本发明不限于此。例如，在一个实施方式中，位线的部分p1和p2也可从y方向(具体地，在第三部分p3与第一部分p1和第二部分p2的相邻部分之间的边界)部分地倾斜，以允许更平稳的过渡。

根据实施方式，当字线接触区域被限定在单元阵列区域的两侧(即，在第一表面<1>和第三表面<3>上)时，位线的弯曲程度可在朝向第一表面和第三表面的两个方向上增加。根据另一实施方式，当字线接触区域被限定在单元阵列区域的一侧(即，仅在第一表面<1>上)时，位线的弯曲程度可在朝向第一表面<1>的一个方向上增加。

具有如上所述的弯曲位线结构的半导体存储器件可显著减少或消除由单元插头弯曲现象引起的单元插头与接触插头之间的错位，从而可提高半导体存储器件的操作可靠性。

在下文中，参照图3至图15更详细地描述具有弯曲位线结构的半导体存储器件的结构。

图3是根据实施方式的半导体存储器件的部分c(图1)的布局图。图4是根据另一实施方式的半导体存储器件的部分c(图2)的布局图。在下文中，为了便于说明，假设总共九条位线bl0至bln(即，n＝8)设置在一个单元阵列区域car上方。然而，本发明不限于此。

参照图3和图4，页面缓冲区域pbr和单元阵列区域car可经由位线bl0至bl8彼此联接。位线bl0至bl8可在单元阵列区域car和页面缓冲区域pbr上方延伸。位线bl0至bl8可大致沿y轴方向在单元阵列区域car和页面缓冲区域pbr上方延伸。

如下文要描述的图5和图6所示的将位线bl0至bl8联接到单元插头cp0至cp8的接触插头ctp0至ctp8可布置在单元阵列区域car中。将位线bl0至bl8与形成页面缓冲区域pbr的页面缓冲电路的晶体管连接的接触插头ct0至ct8可布置在页面缓冲区域pbr上方。

位线bl0至bl8中的每一条的第一部分p1可设置在单元阵列区域car中，位线bl0至bl8中的每一条的第二部分p2可设置在页面缓冲区域pbr中，并且位线bl0至bl8中的每一条的第三部分p3可设置在单元阵列区域car与页面缓冲区域pbr之间的基板sub中。

位线bl0至bl8的第三部分p3的斜率可从中心向边缘增加。当字线接触区域被限定在单元阵列区域的两侧时，第三部分p3的斜率可在两个方向上增加(参见图3)。当字线接触区域被限定在单元阵列区域的一侧时，第三部分p3的斜率可在一个方向上增加(参见图4)。

更具体地，首先将参照图3来描述位线的p3部分的斜率的双向增加。例如，当第五位线bl4是位于单元阵列区域car的中心上方的中心位线时，位线bl3的与第五位线bl4的左侧相邻的第三部分p3可具有比位线bl4的第三部分p3的斜率更大的斜率，位线bl2的与位线bl3左侧相邻的第三部分p3可具有比位线bl3的第三部分p3的斜率更大的斜率，位线bl1的与位线bl2的左侧相邻的第三部分p3可具有比位线bl2的第三部分p3的斜率更大的斜率，并且位线bl0的与位线bl1的左侧相邻的第三部分p3可具有比位线bl1的第三部分p3的斜率更大的斜率。如上所述，位线bl0至bl8的第三部分p3的斜率从中心向左边缘增加。

以相同的方式，位线bl5、bl6、bl7和bl8的第三部分p3的斜率可从中心向右边缘增加。换句话说，当位线bl4位于单元阵列区域car的中心时，位线bl5的与位线bl4的右侧相邻的第三部分p3可具有比位线bl4的第三部分p3的斜率更大的斜率，位线bl6的与位线bl5的右侧相邻的第三部分p3可具有比位线bl5的第三部分p3的斜率更大的斜率，位线bl7的与位线bl6的右侧相邻的第三部分p3可具有比位线bl6的第三部分p3的斜率更大的斜率，并且位线bl8的与位线bl7的右侧相邻的第三部分p3可具有比位线bl7的第三部分p3的斜率更大的斜率。

参照图3描述了基于位于中心上方的中心位线bl4的斜率的变化。然而，本发明不限于此。考虑到下面要描述的单元插头弯曲现象，第三部分的斜率可基于位线bl3至bl5或位线bl2至bl6朝向两个边缘增加。然而，在任一种情况下，第三部分的斜率可朝向两个边缘增加。

参照图4，例示了位线的p3部分的斜率的单向增加。因此，第五位线bl4是位于单元阵列区域car的中心上方的中心位线。位线bl3的与位线bl4的左侧相邻的第三部分p3可具有比位线bl4的第三部分p3的斜率更大的斜率，位线bl2的与位线bl3的左侧相邻的第三部分p3可具有比位线bl3的第三部分p3的斜率更大的斜率，位线bl1的与位线bl2的左侧相邻的第三部分p3可具有比位线bl2的第三部分p3的斜率更大的斜率，并且位线bl0的与位线bl1的左侧相邻的第三部分p3可具有比位线bl1的第三部分p3的斜率更大的斜率。如上所述，位线bl0至bl8的第三部分p3的斜率可从中心向左边缘增加。

然而，与图3所示的双向情况相反，位线bl5至bl8的与位线bl4的右侧相邻的第三部分的斜率可以不变。在图4中，描述了基于位于中心的位线bl4的斜率的变化。然而，本发明不限于此。考虑到下面要描述的单元插头弯曲现象，第三部分的斜率可基于位线bl3或位线bl5朝向左边缘增加。然而，在任一种情况下，根据图4的实施方式，第三部分的斜率可仅朝向一个边缘增加。

以上描述了当一条位线具有与其相邻的位线不同的形状时的弯曲结构。在一个实施方式中，也可以以位线组为单位提供弯曲结构。换句话说，第三部分的斜率可以以位线组为单位增加，每个位线组包括至少两条位线，并且因此当每个位线组具有与其相邻的位线组不同的形状时，也可提供弯曲结构。

例如，参照如图3所示的第三部分的斜率在两个方向上增加的实施方式，包括位线bl0和bl1的第一位线组的第三部分p3可具有比包括位线bl2和bl3的第二位线组的第三部分p3的斜率更大的斜率，并且第二位线组的第三部分p3可具有比包括位线bl4的第三位线组的第三部分p3的斜率更大的斜率。

以相同的方式，包括位线bl5和bl6的第四位线组的第三部分p3可具有比第三位线组的第三部分p3的斜率更大的斜率，并且包括位线bl7和bl8的第五位线组的第三部分p3可具有比第四位线组的第三部分p3的斜率更大的斜率。

包括在同一组中的位线的第三部分可具有相同的斜率。由于半导体存储器件可包括数百条至数千条位线，因此形成以各自包括两条或更多条位线的组为单位的弯曲结构可有利于简化制造工艺。以组为单位而不是单独地改变位线的p3部分的斜率的相同的技术概念也可应用于图4的位线具有在单个方向上增加的斜率的实施方式。

如上所述，布置在页面缓冲区域pbr与单元阵列区域car之间的位线的第三部分p3的斜率可朝向字线接触区域wctr增加，使得位线可具有弯曲结构。

在下文中，将描述具有上述弯曲结构的位线与单元插头之间的垂直连接结构。

图5是沿图1的线a-a'截取的截面图。图6是沿图2的线a-a'截取的截面图。

参照图5和图6，可在单元阵列区域car中形成单元插头cp0至cp8。单元插头cp0至cp8可从如图1和图2所示的基板sub向上延伸穿过绝缘层ild和导电层cl。单元插头cp0至cp8中的每一个可包括沟道层和围绕沟道层的存储层。存储层可形成在穿过绝缘层和导电层的沟道孔中。存储层可具有包括阻挡绝缘层、数据存储层和隧穿绝缘层的多层结构。例如，存储层可具有氧化物层/氮化物层/氧化物层的多层结构。如图5和图6所示，一个单元插头和一个接触插头被例示为联接到一条位线。然而，应当理解，沿着位线(例如，y轴方向)以有规律的间隔分隔开的多个单元插头可联接到一条位线。另外，应当理解，沿着位线以有规律的间隔分隔开的多个接触插头可联接到一条位线。为了便于说明，在图5和图6中，假设总共九条位线bl0至bl8(即，n＝8)沿着x轴方向在一个单元阵列区域car上方以有规律的间隔分隔开，并且假设对应的九个单元插头cp0至cp8沿着x轴方向在一行间隔开，并经由九个对应的接触插头ctp0至ctp8联接到位线。然而，本发明不限于此，并且在实际的半导体器件中，可布置的多条位线和对应的单元插头和接触插头以及单行中的x轴方向可变化。

单元插头cp0至cp8可由于在半导体存储器件的制造工艺期间引起的各种应力而被弯曲。例如，半导体存储器件的制造工艺可包括形成包括绝缘层ild和牺牲层的堆叠结构的工艺、形成穿过堆叠结构的单元插头cp0至cp8的工艺、以阶梯方式对堆叠结构进行构图的工艺、形成覆盖阶梯式堆叠结构的绝缘层il的工艺、形成穿过堆叠结构的狭缝si的工艺、通过经由狭缝si去除牺牲层来形成开口并且利用导电层cl填充开口的工艺。

可在覆盖阶梯式堆叠结构的绝缘层il与形成阶梯式堆叠结构的绝缘层ild之间施加拉力/压力。因此，单元插头cp0至cp8可朝向字线接触区域wctr弯曲。所述力可随着更多绝缘层ild被堆叠以形成堆叠结构而增加。具体地，所述力可朝向字线接触区域wctr增加。换句话说，靠近字线接触区域wctr的部分可经受比远离字线接触区域wctr的部分更大的力。

因此，当字线接触区域wctr被限定在单元阵列区域的两侧时，单元插头cp0至cp8可如图5所示在单元阵列区域car的靠近字线接触区域wctr的两个边缘处双向弯曲。换句话说，单元插头可在单元阵列区域car的与字线接触区域wctr相邻的两个边缘处弯曲最大，并且单元插头可朝向单元阵列区域car的中心弯曲较小。

在另一示例中，当字线接触区域被限定在单元阵列区域的一侧时，单元插头cp0至cp8可如图6所示在单元阵列区域car的靠近字线接触区域wctr的一个边缘处单向弯曲。换句话说，单元插头可在单元阵列区域car的与字线接触区域wctr相邻的一个边缘处弯曲最大，并且单元插头可朝向单元阵列区域car的中心(即，远离字线接触区域wctr)弯曲较小。

考虑到单元插头cp0至cp8的弯曲趋势，接触插头ctp0至ctp8和位线bl0至bl8可从单元阵列区域car的中心朝向边缘(即，朝向字线接触区域wctr)偏移。因此，当单元插头弯曲时，可通过根据实施方式的考虑到弯曲现象设计的接触插头和位线来避免错位。在接触插头ctp0至ctp8中也可能发生弯曲现象，并且可通过考虑到弯曲现象设计的位线来避免错位。上述拉力/压力可能与接触插头的弯曲现象有关。当接触插头的总高度被设计得高时，接触插头的高度也可能与接触插头的弯曲现象有关。另选地，在通过cmp工艺使绝缘层ild平整的工艺期间可包括的步骤可能与接触插头的弯曲现象有关。

在下文中，将参照图5和图6更详细地描述接触插头的偏移结构。

根据实施方式，考虑到单元插头cp0至cp8的上述弯曲趋势，接触插头ctp0至ctp8中的至少一个可能从原始位置偏移。因此，接触插头ctp0至ctp8中的每一个的底表面可与单元插头cp0至cp8当中的对应单元插头的顶表面对齐。

根据实施方式，参照图5，图5示出发生双向弯曲现象，位于最外边缘(即，最靠近阶梯式堆叠结构)的接触插头ctp0和ctp8偏移的距离可与位于最外边缘(即，最靠近阶梯式堆叠结构)的单元插头cp0和cp8的弯曲水平对应。例如，当接触插头cp0和cp8具有较高的弯曲水平时，接触插头ctp0和ctp8可从原始位置偏移较大距离。

单元插头cp0至cp8可相对于位于单元阵列区域car的中心的单元插头cp4对称地弯曲，这是由于在单元阵列区域car的两侧(即，如上文参照图1所述的第一表面<1>和第三表面<3>)形成具有阶梯式堆叠结构的字线接触区域wctr。

由于上述压力/拉力的影响从字线接触区域wctr朝向单元阵列区域car的中心逐渐消退，所以单元插头的弯曲现象可在中心附近减小。因此，例如，位于单元阵列区域car的中心的接触插头ctp4可不偏移。换句话说，位于两个边缘处的接触插头ctp0和ctp8可偏移最大距离。每一个接触插头偏移的距离可在远离字线接触区域朝向中心移动的方向上逐渐减小。因此，位于中心的接触插头ctp4可不偏移。以上描述了位于中心的接触插头ctp4由于压力/拉力的影响减小而不偏移。然而，本发明不限于此。考虑到单元插头的弯曲趋势，当单元插头的弯曲水平低时，从接触插头ctp3和ctp5开始可不发生偏移(即，接触插头ctp3至ctp5可不偏移)。当单元插头的弯曲水平更低时，可从接触插头ctp2和ctp6开始不发生偏移(即，接触插头ctp2至ctp6可不偏移)。在任一种情况下，每个接触插头偏移的距离可远离字线接触区域wctr而减小。

单元插头cp0至cp8的弯曲水平可基于单元插头的上部相对于其下部的位置的差来测量。

根据另一实施方式，参照图6，图6示出了发生单向弯曲现象，位于最外边缘(即，最靠近阶梯式堆叠结构)的接触插头ctp0偏移的距离可与位于最外边缘(即，最靠近阶梯式堆叠结构)的单元插头cp0的弯曲水平对应。例如，当单元插头cp0具有高的弯曲水平时，接触插头ctp0可从原始位置偏移较大距离。

与图5所示的双向弯曲现象相反，单元插头cp0至cp8的弯曲趋势可具有纵向不对称结构，这是由于仅在单元阵列区域car的一侧处(即，仅在第一表面<1>上)限定形成有阶梯式堆叠结构的字线接触区域wctr。

由于上述压力/拉力朝向远离字线接触区域wctr的单元阵列区域car的中心逐渐消退，所以可减小单元插头的弯曲现象。因此，例如，可从位于单元阵列区域car的中心的接触插头ctp4开始不发生偏移。换句话说，位于一个边缘的接触插头ctp0可偏移最大距离。每个接触插头偏移的距离可远离字线接触区域而减小。因此，可从位于中心的接触插头ctp4开始不发生偏移。以上描述了由于压力/拉力的影响减小而从位于中心的接触插头ctp4开始不发生偏移。然而，本发明不限于此。考虑到单元插头的弯曲趋势，当单元插头具有较低的弯曲水平时，从接触插头ctp3开始可不发生偏移(即，接触插头ctp3至ctp8可不偏移)。当弯曲水平较低时，从接触插头ctp2开始可不发生偏移(即，接触插头ctp2至ctp8可不偏移)。另一方面，从接触插头ctp5开始可不发生偏移(即，接触插头ctp5至ctp8可不偏移)。当弯曲水平较高时，从接触插头ctp6开始可不发生偏移(即，接触插头ctp6至ctp8可不偏移)。在任一种情况下，接触插头偏移的距离可远离字线接触区域wctr而减小。

在下文中，将再次参照图5和图6描述位线的偏移结构。

根据实施方式，位线bl0至bl8中的一条或更多条的第一部分p1(图1至图4)从原始部分偏移。

根据实施方式，参照图5，图5示出了发生双向弯曲现象，位线bl0和bl8的位于最外边缘(即，最靠近阶梯式堆叠结构)的第一部分偏移的距离可与单元插头cp0和cp8的位于最外边缘(即，最靠近阶梯式堆叠结构)的弯曲水平对应。例如，当单元插头cp0和cp8具有较高的弯曲水平时，位线bl0和bl8的第一部分可从原始位置偏移较大距离。

由于上述压力/拉力的影响朝向远离字线接触区域wctr的单元阵列区域car的中心逐渐消退，因此可减小单元插头的弯曲现象。因此，例如，位线bl4的位于单元阵列区域的中心的第一部分可不偏移。换句话说，位线bl0和bl8的位于两个边缘处的第一部分可偏移最大距离。位线偏移的距离可远离字线接触区域而减小。因此，位线bl4的位于中心的第一部分可不偏移。以上描述了位线bl4的位于中心的的第一部分由于压力/拉力的影响减小而不偏移。然而，本发明不限于此。当单元插头的弯曲水平低时，从位线bl3和bl5的第一部分开始可不发生偏移(即，位线bl3至bl5的第一部分可不偏移)。当弯曲水平更低时，从位线bl2和bl6的第一部分开始可不发生偏移(即，位线bl2至bl6的第一部分可不偏移)。在任一种情况下，位线的每个第一部分偏移的距离可从字线接触区域wctr起减小。

参照图6，图6示出发生单向弯曲现象，位线bl0的位于最外边缘(即，最靠近阶梯式堆叠结构)的第一部分偏移的距离可与位于最外边缘(即，最靠近阶梯式堆叠结构)的单元插头cp0的弯曲水平对应。例如，当单元插头cp0具有高弯曲水平时，位线bl0的第一部分可从原始位置偏移大的距离。

由于上述压力/拉力的影响朝向远离字线接触区域wctr的单元阵列区域car的中心逐渐消退，所以可减小单元插头的弯曲现象。因此，位线bl4的位于单元阵列区域car的中心的第一部分可不偏移。换句话说，位线bl0的位于一个边缘的第一部分可偏移最大距离。每条位线偏移的距离可远离字线接触区域wctr而减小。因此，可从位线bl4的第一部分开始不发生偏移。

以上描述了由于压力/拉力的影响的减小，导致从位线bl4的位于单元阵列区域car的中心的第一部分开始可不发生偏移。然而，本发明不限于此。当单元插头的弯曲水平低时，从位线bl3的第一部分开始可不发生偏移(即，位线bl3至bl8的第一部分可不偏移)。当弯曲水平更低时，从位线bl2的第一部分开始可不发生偏移(即，位线bl2至bl8的第一部分可不偏移)。另选地，当单元插头具有较高的弯曲水平时，从位线bl5的第一部分开始可不发生偏移(即，位线bl5至bl8的第一部分可不偏移)。当单元插头具有更高的弯曲水平时，从位线bl6的第一部分开始可不发生偏移(即，位线bl6至bl8的第一部分可不偏移)。在任一种情况下，每条位线偏移的距离可远离字线接触区域而减小。

图7是示出根据一个实施方式的接触插头ctp0至ctp8和位线bl0至bl8的位置以及在不考虑单元插头的弯曲趋势的情况下设计的常规接触插头和位线的位置的图。此外，图8是示出根据另一实施方式的接触插头ctp0至ctp8和位线bl0至bl8的位置以及在不考虑单元插头的弯曲趋势的情况下设计的常规接触插头和位线的位置的图。在图7和图8中，根据实施方式的位置由实线表示，现有位置由虚线表示。

首先，参照图7，图7示出接触插头和位线在两个方向上偏移，除了位于中心的接触插头ctp4之外，接触插头ctp0至ctp8可按照接触插头ctp0至ctp3和ctp5至ctp8远离接触插头ctp4的顺序(即，接触插头ctp0至ctp3和ctp5至ctp8靠近字线接触区域的顺序)从原始位置偏移距离s1、s2、s3和s4。可以满足关系s1<s2<s3<s4。此外，除了位于中心的位线bl4之外，位线bl0至bl8可按照位线bl0至bl3和bl5至bl8远离位线bl4的顺序(即，位线ctp0至ctp3和ctp5至ctp8靠近字线接触区域的顺序)从原始位置偏移距离d1、d2、d3和d4。可以满足关系d1<d2<d3<d4。

参照图8，图8示出接触插头和位线在一个方向上偏移，除了从位于中心的接触插头ctp4到离字线接触区域最远的接触插头ctp8的范围内的接触插头ctp4至ctp8之外，接触插头ctp0至ctp8可按照接触插头ctp0至ctp3远离接触插头ctp4的顺序(即，接触插头ctp0至ctp3靠近字线接触区域的顺序)从原始位置偏移距离s1、s2、s3和s4。可以满足关系s1<s2<s3<s4。此外，除了从位于中心的位线bl4到离字线接触区域最远的位线bl8的范围内的位线bl4至bl8之外，位线bl0至bl8可按照位线bl0至bl3远离位线bl4的顺序(即，位线bl0至bl3接近字线接触区域的顺序)从原始位置偏移距离d1、d2、d3和d4。可以满足关系d1<d2<d3<d4。

以上描述了接触插头和位线基于位于中心的接触插头ctp4和位线bl4而偏移。然而，如上文参照图3至图6所述，本发明不限于此。

如上所述，根据实施方式，考虑到单元插头cp0至cp8的弯曲趋势，接触插头ctp0至ctp8和位线bl0至bl8可在朝向形成有阶梯式堆叠结构的字线接触区域wctr的方向上偏移，以防止在单元插头cp0至cp8弯曲时由于单元插头cp0至cp8的位置变化而导致的错位。因此，根据实施方式，可防止位线漏电流，并由此可显著提高半导体存储器件的操作可靠性。此外，根据实施方式，可通过减少为防止由于错位引起的故障而提供的现有虚拟单元插头的数量来减小半导体存储器件的尺寸。

由于单元插头cp0至cp8位于单元阵列区域car中，所以包括接触插头和位线的多层金属线可仅在单元阵列区域car中偏移。包括页面缓冲区域pbr的外围电路区域可保持其现有布局而不经受上述偏移，从而可使设计上的改变最小化。

此外，由于位线bl0至bl8在单元阵列区域car和页面缓冲区域pbr上方延伸，所以与单元阵列区域car对应的部分可偏移，而与页面缓冲区域pbr对应的部分可不偏移。因此，位线的在单元阵列区域和页面缓冲区域之间的第三部分可被倾斜以将要偏移的第一部分联接到不偏移的第二部分。如上文参照图1至图4所述，至少一条位线可具有向外弯曲的结构。

单元阵列区域car的多层金属线可偏移，而页面缓冲区域pbr可不偏移并且保持其现有布局。由于单元阵列区域中的接触插头联接到与页面缓冲区域中的接触插头相同的位线，所以在上述单元阵列区域car中，接触插头ctp0至ctp8的偏移距离s1、s2、s3和s4可与单元阵列区域car中的接触插头ctp0至ctp8相对于页面缓冲区域pbr中的接触插头ct0至ct8偏移的距离对应。

这将参照图9和图10进行更详细地描述。

图9是示出根据实施方式的在单元阵列区域上方的接触插头的位置和在页面缓冲区域上方的接触插头的位置的图。

参照施加了双向偏移的图9，根据实施方式的单元阵列区域car中的接触插头ctp0至ctp8可根据单元插头的弯曲趋势相对于页面缓冲区域pbr中的接触插头ct0至ct8偏移。偏移方向可以是朝向形成有阶梯式堆叠结构的字线接触区域wctr的方向。

例如，接触插头ctp5可在从单元阵列区域的中心朝向右边缘(即，朝向右字线接触区域)的方向上从接触插头ct5偏移距离s1。接触插头ctp6可在上述方向上相对于接触插头ct6偏移距离s2。接触插头ctp7可在上述方向上相对于接触插头ct7偏移距离s3。此外，接触插头ctp8可在上述方向上相对于接触插头ct8偏移距离s4。位于中心的接触插头ctp4可与单元阵列区域car中的接触插头ct4共线布置。

由于字线接触区域被限定在单元阵列区域的两侧，所以接触插头ctp0至ctp3和接触插头ctp5至ctp8可相对于接触插头ctp4垂直对称。更具体地，接触插头ctp3可在从单元阵列区域的中心到左边缘(即，朝向左字线接触区域)的方向上相对于接触插头ct3偏移距离s1。接触插头ctp2可在上述方向上相对于接触插头ct2偏移距离s2。接触插头ctp1可在上述方向上相对于接触插头ct1偏移距离s3。接触插头ctp0可在上述方向上相对于接触插头ct0偏移距离s4。

图10是示出根据另一实施方式的在单元阵列区域上方的接触插头的位置和在页面缓冲区域上方的接触插头的位置的图。参照被施加了单向偏移的图10，关于上文参照图9描述的接触插头ctp0至ctp4和ct0至ct4的相同描述也可应用于图10中。

在下文中，将参照图11a至图13描述用于获取根据实施方式的弯曲的位线结构的刻蚀掩模。为了便于说明，首先将描述在单元阵列区域car的两侧限定的存储单元，在该存储单元中限定了字线接触区域wctr。

图11a是例示根据实施方式的可应用于图1所示的部分c的刻蚀掩模的平面图。图11b是沿图11a的线a-a'截取的刻蚀掩模的截面图，以用于说明在该刻蚀掩模下方的位线bl0至bl8。此外，图11c是沿图11a的线b-b'截取的刻蚀掩模的截面图，以用于说明在该刻蚀掩模下方形成的位线bl0至bl8。

参照图11a至图11c，可在单元阵列区域car和页面缓冲区域pbr上方形成第一掩模图案mp。此外，可在第一掩模图案mp的侧壁上形成间隔物sp。为了形成间隔物sp，可在第一掩模图案mp的整个表面上共形地涂覆间隔物材料层(未示出)并对其进行非均质刻蚀。间隔物材料层(未示出)可具有相对于第一掩模图案mp(例如，硅氧化物)的刻蚀选择性。间隔物材料层可通过诸如ald或cvd的已知方法形成。

随后，在去除掩模图案mp之后，可使用间隔物sp作为刻蚀掩模来刻蚀绝缘层il1，以形成沟槽。随后，可通过用金属材料填充沟槽来形成位线bl0至bl8。如上所述，为了便于说明，假设存在总共9条位线bl0至bl8。因此，为了形成九条位线，第一掩模图案mp可包括五个多边形图案mpa至mpe，并且间隔物sp可包括在多边形图案mpa至mpe的相应侧壁上形成的五个间隔物对spa至spe。

如上所述，位于单元阵列区域car中的位线的第一部分p1可偏移，而页面缓冲区域pbr中的位线的第二部分p2可不偏移。此外，单元阵列区域car和页面缓冲区域pbr之间的位线的第三部分p3的斜率可从中心向边缘增加，以便联接第一部分和第二部分。因此，可形成弯曲的位线结构。为了形成该弯曲的位线结构，根据实施方式的刻蚀掩模可被形成如下。

第一掩模图案mp的多边形图案mpa至mpe可被形成为使得单元阵列区域car中的多边形图案mpa至mpe中的每一个的线宽wc可大于页面缓冲区域pbr中的多边形图案中的每一个的线宽wp(即，wc>wp)。单元阵列区域car中的多边形图案可具有相同的线宽。另外，页面缓冲区域pbr中的多边形图案可具有相同的线宽。

同时，间隔物sp的间隔物对spa至spe可被形成为使得单元阵列区域car中的间隔物对之间的距离sc可大于页面缓冲区域pbr中的间隔物对之间的距离sp(即，sc>sp)。单元阵列区域car中的间隔物对可具有相同的距离。另外，页面缓冲区域pbr中的间隔物对也可具有相同的距离。

此外，由于字线接触区域wctr被限定在单元阵列区域car的两侧，所以多边形图案mpa至mpe和间隔物对spa至spe可相对于中心彼此垂直对称。例如，多边形图案mpa和mpb以及多边形图案mpd和mpe可相对于位于中心的多边形图案mpc垂直对称，并且间隔物对spa和spb以及间隔物对spd和spe可相对于间隔物对spc彼此垂直对称。当字线接触区域被限定在单元阵列区域的一侧时，刻蚀掩模可具有在形成有字线接触区域的一个方向上的弯曲结构，这将参照图13进行描述。

间隔物对spa至spe可具有相同的线宽。

如上所述，单元阵列区域car中的多边形图案的mpa至mpe的线宽以及间隔物对spa至spe之间的距离可大于页面缓冲区域pbr中的多边形图案的mpa至mpe的线宽以及间隔物对spa至spe之间的距离，并且多边形图案mpa至mpe以及间隔物对spa至spe可相对于中心垂直对称。随后，在去除多边形图案之后，可使用间隔物对作为刻蚀掩模去除绝缘层il1以形成沟槽，并且可用金属材料填充沟槽。因此，位线bl0至bl8可被形成为使得位线bl0至bl8可如图11b所示在单元阵列区域car中偏移，并且可如图11c所示在页面缓冲区域pbr中不偏移。此外，位线的将偏移的第一部分p1和未偏移的第二部分p2彼此联接的第三部分p3可具有在单元阵列区域car与页面缓冲区域pbr之间从中心向边缘增加的斜率。因此，可获得弯曲的位线结构。

另选地，可通过直接刻蚀金属层m1而不是绝缘层il1来形成位线bl0至bl8。图12a是当刻蚀金属层而不是图11b所示的绝缘层时的刻蚀掩模的截面图，以用于说明形成在刻蚀掩模下方的位线。此外，图12b是当刻蚀金属层而不是图11c所示的绝缘层时的刻蚀掩模的截面图，以用于说明形成在刻蚀掩模下方的位线。如图12a和图12b所示，第二掩模图案smp可包括形成九条位线的九个多边形图案smpa至smpi。单元阵列区域car中的第二掩模图案smp的多边形图案smpa至smpi中的每一个的线宽wcs可大于页面缓冲区域pbr中的第二掩模图案smp的多边形图案smpa至smpi中的每一个的线宽wps(即，wcs>wps)。

单元阵列区域car中的第二掩模图案smp的多边形图案smpa至smpi之间的距离scs可与页面缓冲区域pbr中的第二掩模图案smp的多边形图案smpa至smpi之间的距离sps基本相同(即，scs＝sps)。在这点上，如上文参照图11a至图11c描述的间隔物对spa至spe可具有基本相同的线宽。通过使用九个多边形图案smpa至smpi作为刻蚀掩模来刻蚀金属层m1，可形成位线bl0至bl8，使得位线bl0至bl8可如图12a所示在单元阵列区域中偏移，并且可如图12b所示在页面缓冲区域中不偏移。此外，位线的斜率可从单元阵列区域与页面缓冲区域之间的中心向边缘增加。因此，可获得弯曲的位线结构。

通过使用上述刻蚀掩模形成弯曲的位线结构，可使外围电路区域以及页面缓冲区域的设计上的改变最小化。

图13是根据另一实施方式的可应用于图2中示出的部分c的刻蚀掩模的平面图。可提供图13的刻蚀掩模以形成单向弯曲结构，而不是上文参照图11a至图12b所述的双向弯曲结构。

除了上文参照图11a至图12b描述的刻蚀掩模现在在一个方向上而不是在两个方向上构成之外，相同的描述可应用于图13。更具体地，仅靠近限定字线接触区域的一侧的多边形图案(例如，mpa和mpb)可在单元阵列区域中具有比在页面缓冲区域中更大的线宽(即，wc>wp)。另一方面，远离字线接触区域的多边形图案(例如，mpd和mpe)的线宽可保持不变。仅靠近限定字线接触区域的一侧的间隔物对可在单元阵列区域中具有比在页面缓冲区域更大的距离(例如，spa与spb之间的距离和spb与spc之间的距离)(即，sc>sp)。另一方面，远离字线接触区域的间隔物对之间的距离(例如，spc与spd之间的距离和spd与spe之间的距离)可保持不变。

如上所述，多边形图案的线宽和基于中心靠近字线接触区域的间隔物对之间的距离在单元阵列区域中可比在页面缓冲区域中更大。随后，在去除多边形图案之后，可使用间隔物对作为刻蚀掩模来刻蚀绝缘层以形成沟槽，并且可用金属材料填充沟槽。因此，可形成在单元阵列区域中偏移并且在页面缓冲区域中不偏移的位线，从而可形成朝向限定字线接触区域的一侧单向弯曲的位线结构。

图14是例示根据实施方式的存储系统1100的框图。

参照图14，存储系统1100可包括存储器件1120和存储控制器1110。

存储器件1120可具有上文参照图1至图13所述的结构。例如，存储器件1120可具有至少一部分位线可向外弯曲且用于形成接触插头和位线的多层金属线可在单元阵列区域中偏移的弯曲结构。此外，存储器件1120可以是包括多个闪存芯片的多芯片封装。

存储控制器1110可被配置为控制存储器件1120。存储控制器1110可包括静态随机存取存储器(sram)1111、中央处理器(cpu)1112、主机接口1113、误差检查和校正单元(ecc)1114和存储接口1115。sram1111可用作cpu1112的操作存储器。cpu1112可执行用于与存储控制器1110进行数据交换的一般控制操作。主机接口1113可包括用于联接到存储系统1100的主机的数据交换协议。此外，ecc1114可检测并校正在从非易失性存储器件1120读取的数据中包括的误差。存储接口1115可在非易失性存储器件1120与存储控制器1110之间进行连接(interface)。存储控制器1110还可包括存储代码数据的只读存储器(rom)以与主机连接。

具有上述配置的存储系统1100可以是将存储器件1120和存储控制器1110相结合的固态硬盘(ssd)或存储卡。例如，当存储系统1100是ssd时，存储控制器1110可经由包括通用串行总线(usb)、多媒体卡(mmc)、外围组件快速互连(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机小型接口(scsi)、增强型小型磁盘接口(esdi)和集成驱动电子(ide)的接口协议中的一种与外部装置(例如，主机)通信。

图15是示出根据实施方式的计算系统1200的配置的框图。

参照图15，计算系统1200可包括通过系统总线1260彼此电联接的cpu1220、ram1230、用户接口1240、调制解调器1250和存储系统1210。此外，当计算系统1200是移动装置时，可进一步包括电池以将操作电压施加到计算系统1200。计算系统1200还可包括应用芯片组、相机图像处理器(cis)或移动dram。

如上文结合图14所述，存储系统1210可包括非易失性存储器1212和存储控制器1211。

本发明提供一种改进的三维半导体器件，其减少和/或防止由单元插头弯曲现象引起的单元插头和对应的接触插头之间的错位。该改进的三维半导体器件通过显著减少或消除由于半导体存储器件的单元插头和对应的接触插头的错位而导致的故障风险，呈现出提高的操作可靠性。

此外，可增加在半导体器件中可包括的堆叠层的数量。

此外，根据实施方式，可减小位线漏电流，并且可减少虚拟单元插头的数量。

此外，根据实施方式，可减少外围电路区域的设计上的改变。

对于本领域技术人员而言显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在覆盖所有的这种修改，只要它们在所附权利要求及其等同物的范围内即可。

相关申请的交叉引用

本申请要求于2016年11月4日提交的韩国专利申请no.10-2016-0146710的优先权，所述韩国专利申请的全部公开内容通过引用全部合并于此。