半导体结构及其制作方法与流程

本发明涉及一种半导体元件，特别是涉及一种晶体管与一种电阻式随机存取存储器的结构及其制作方法。

背景技术：

电阻式随机存取存储器(resistiverandomaccessmemory,rram)具有简单结构、低工作电压、高运作速度、良好耐久性且与cmos制作工艺相容等优点。rram是可替代传统的闪存存储器的最有前景的替代物，以达到缩小元件尺寸目的。rram正在诸如光盘和非挥发性存储器阵列的各种元件中被广泛应用。

rram单元将数据存储在能够被引发相变的材料层内。在所有或部分的层内，材料可以引发相变，并在高电阻状态和低电阻状态之间互相切换。不同的电阻状态被侦测后，可以表示为"0"或"1"。在典型的rram单元中，数据存储层包括非晶金属氧化物，在施加足够的电压后，电压可形成跨越过数据存储层的金属桥，也就形成低电阻状态。接着，可以通过施加高电流密度的脉冲或以其他方式，以分解或融化所有或部分的金属结构，使金属桥断裂，并且恢复高电阻状态。然后当数据存储层迅速冷却后，将再次从高电阻状态转变成低电阻状态。

技术实现要素：

本发明提供一种半导体结构，包含有一基底，该基底中包含有一扩散区，一晶体管结构，位于该基底上，以及一电阻式随机存取存储器(rram)位于该基底上，其中该电阻式随机存取存储器包含有至少一金属硅化物层直接接触该扩散区，以及一下电极、一电阻转换层与一上电极依序位于该金属硅化物层上。

本发明另提供一种半导体结构的制作方法，首先，提供一基底，该基底中形成有一扩散区，接着形成一晶体管结构于该基底上，以及形成一电阻式随机存取存储器(rram)于该基底上，其中该电阻式随机存取存储器包含有至少一金属硅化物层直接接触该扩散区，以及一下电极、一电阻转换层与一上电极依序形成于该金属硅化物层上。

本发明的其中一特征，在于制作过程中，将晶体管的高介电常数层以及rram中的电阻转换层，利用同一步骤的同一材料层形成。因此最终完成的晶体管的高介电常数层以及rram中的电阻转换层将会包含有同样材质。如此可以节省制作工艺步骤，并且将rram制作工艺与晶体管制作工艺整合。

附图说明

图1、图2、图3、图4与图5为本发明第一优选实施例的制作半导体结构的流程图；

图2a为本发明另一实施例的半导体结构的结构示意图；

图6、图7与图8为本发明第二优选实施例的制作半导体结构的流程图。

主要元件符号说明

10基底

12晶体管区

14存储器区

16扩散区

20介电层

22下电极材料层

24图案化掩模层

30金属硅化物层

42高介电常数层

43电阻转换层

44金属层

46图案化掩模层

48栅极材料层

50电阻式随机存取存储器(rram)

52栅极结构

54源/漏极区域

60介电层

62接触结构

62a接触结构

62b接触结构

62c接触结构

120介电层

121第一开口

122第二开口

142高介电常数层

143电阻转换层

144金属层

146导电层

150电阻式随机存取存储器(rram)

150a顶面

152栅极结构

152a顶面

154源/漏极区域

156接触结构

160介电层

162接触结构

162a接触结构

162b接触结构

162c接触结构

p1退火步骤

p2平坦化步骤

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。

请参考图1、图2、图3、图4与图5，其绘示根据本发明第一优选实施例的制作半导体结构的流程图。首先，如图1所示，提供一基底10，例如为硅基底，基底上定义有一晶体管区12以及相邻的一存储器区14，其中在后续步骤中，预定形成一晶体管结构于晶体管区12内，也形成一电阻式随机存取存储器(resistiverandomaccessmemory,rram)于存储器区14内。基底10中形成有一扩散区16，例如为n型扩散区或p型扩散区。扩散区16同时位于存储器区14以及部分晶体管区12的基底10中。接着依序形成一金属层20、一下电极材料层22以及一图案化掩模层24于基底10上。其中金属层20例如为钛或钽等金属材质，下电极材料层22例如为氮化钛或氮化钽等材质，而图案化掩模层24即定义出后续形成于存储器区14中的rram的位置。

接下来，请参考图2，先以图案化掩模层24为一保护层，进行一蚀刻步骤移除未被图案化掩模层24覆盖的部分下电极材料层22与金属层20，接下来进行一退火步骤p1，使直接接触到基底10的金属层20转化为一金属硅化物层30，形成如图2所示的结构。另外，金属硅化物层30将会直接接触扩散区16。本实施例中，以蚀刻的方式图案化金属硅化物层30以及下电极材料层22，因此金属硅化物层30以及下电极材料层22的侧壁切齐。上述图1与图2中所描述的各元件制作方法与材料等，属于本领域的常见技术，因此在此不多加赘述。

在本发明的另外一实施例中，请参考图2a，形成金属硅化物层30之前，以自对准制作工艺(self-alignedprocess)进行后续的图案化步骤，也就是以垂直蚀刻等方式移除部分的下电极材料层22以及金属层20，因此图案化后的下电极材料层22可能会覆盖住金属硅化物层30的侧壁，该实施例也属于本发明的涵盖范围内。不过后续的步骤仍以图2所示的结构为例继续说明。

接下来，如图3所示，在晶体管区12以及存储器区14内，依序形成一高介电常数层42、一金属层44以及一图案化掩模层46。其中高介电常数层42包含例如介电常数大于4的介电材料，例如是选自氧化铪(hafniumoxide，hfo2)、硅酸铪氧化合物(hafniumsiliconoxide，hfsio4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride，hfsion)、氧化铝(aluminumoxide，al2o3)、氧化镧(lanthanumoxide，la2o3)、氧化钽(tantalumoxide，ta2o5)、氧化钇(yttriumoxide，y2o3)、氧化锆(zirconiumoxide，zro2)、钛酸锶(strontiumtitanateoxide，srtio3)、硅酸锆氧化合物(zirconiumsiliconoxide，zrsio4)、锆酸铪(hafniumzirconiumoxide，hfzro4)、锶铋钽氧化物(strontiumbismuthtantalate,srbi2ta2o9,sbt)、锆钛酸铅(leadzirconatetitanate,pbzrxti1-xo3,pzt)、钛酸钡锶(bariumstrontiumtitanate,baxsr1-xtio3,bst)、或其组合所组成的群组。本发明的其中一特征在于，高介电常数层42不仅位于晶体管区12的基底10上，同时也覆盖于存储器区14内的下电极材料层22上。因此在后续步骤中，此高介电常数层42不仅可当作晶体管中的高介电常数层，同时可当作rram结构中的电阻转换层(一般rram至少包含一下电极、电阻转换层以及上电极)。换句话说，不需要另外通过其他制作工艺形成rram的电阻转换层，可以节省整体制作工艺步骤。

上述的金属层44材质例如为氮化钛、氮化钽等材质，但本发明不限于此。位于晶体管区12内的金属层44覆盖于高介电常数层42可作为底阻障层使用，而位于存储器区14内的覆盖于高介电常数层42(同时也是rram的电阻转换层)，可作为rram的上电极使用。图案化掩模层46则定义出后续晶体管栅极的位置以及rram的位置。

接下来，如图4所示，进行一蚀刻步骤，移除部分的金属层44以及高介电常数层42，以定义出存储器区14内的rram50的图案。此时位于存储器区内，剩余的高介电常数层定义为电阻转换层43，依据不同的实施例，电阻转换层43具有一平坦剖面结构或是一倒u型剖面结构。此外，后续移除剩余的图案化掩模层46，并且在晶体管区12内的金属层44顶端形成一栅极材料层48，例如为多晶硅，但不限于此。高介电常数层42、金属层44以及栅极材料层48组成一栅极结构52。值得注意的是，相较于现有技术中rram经常制作于接触结构的上方，本发明的rram50制作于基底10表面，并且直接接触到扩散区16。

如图5所示，在栅极结构52与rram50完成之后，对栅极结构52周围的基底10内进行离子掺杂等步骤，以在栅极结构52的两侧基底10内分别形成源/漏极区域54。值得注意的是，其中一侧的源/漏极区域54直接与原先的扩散区16重叠。也就是说从图5来看，其中一侧的源/漏极区域54与扩散区16直接接触。但是源/漏极区域54与扩散区16的掺杂离子的浓度可能不同。值得注意的是，在本发明的其他实施例中，源/漏极区域54也可以在扩散区16完成之后就直接先形成于基底10内，也属于本发明的涵盖范围内。

后续请仍参考图5，在基底10上形成一介电层60，并在介电层60中形成多个接触结构62，接触结构62分别电连接rram50、栅极结构52以及源/漏极区域54。介电层60材质例如为氧化硅或氮化硅，而接触结构62的材质包含导电性良好的材质，例如金属钨(tungsten)等，但本发明不限于此。根据接触结构62的位置不同，接触结构62可以当作半导体元件的选择线(例如图中的接触结构62a)、字符线(例如图中的接触结构62b)或是位线(例如图中的62c)。至此步骤已完成本发明整合有晶体管以及rram的半导体结构。

下文将针对本发明的半导体结构及其制作方法的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。

请参考图6、图7与图8，其绘示根据本发明第二优选实施例的制作半导体结构的流程图。在本发明的第二实施例中，如图6所示，同样先提供基底10，基底10上定义有晶体管区12以及存储器区14，基底10内部形成有扩散区16。接下来在存储器区14内形成有图案化后的金属硅化物层30以及下电极材料层22。至此步骤为止，与上述第一优选实施例中的图2所示结构相同，因此各元件的制作方法与材料特性等不再重复赘述。本实施例与上述实施例不同之处在于，以本实施例为例，在形成金属硅化物层30以及下电极材料层22之后，后续形成一包含介电层与多晶硅材料所构成的虚置栅极(图未示)于晶体管区12以及存储器区14内，再形成一接触洞蚀刻停止层(图未示)覆盖虚置栅极，并形成一由四乙氧基硅烷(tetraethylorthosilicate,teos)所组成的介电层120于接触洞蚀刻停止层上。之后可进行一栅极置换(replacementgate)制作工艺，先平坦化部分的介电层120及接触洞蚀刻停止层，栅极置换制作工艺可包括先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide,nh4oh)或氢氧化四甲铵(tetramethylammoniumhydroxide,tmah)等蚀刻溶液来去除各虚置栅极中的多晶硅材料，以于介电层120中分别形成有一第一开口121以及一第二开口122，第一开口121位于晶体管区12内，曝露出部分基底10，第二开口122位于存储器区14内，曝露出下电极材料层22，且第二开口122的大小较佳与下电极材料层22的大小一致。更详细而言，第一开口121的位置定义出后续晶体管的形成位置，第二开口122的位置则定义出rram的形成位置。也就是说，接下来形成的其他材料层，将会形成于第一开口121与第二开口122内。

此外，在本实施例中，由于先形成介电层120覆盖于基底10上，因此较佳在形成介电层120之前就已经形成源/漏极区域154于基底10中，以免介电层120形成之后不容易再于基底10中形成源/漏极区域154。接下来，形成一高介电常数层142，分别填入第一开口121以及第二开口122内。其中高介电常数层142的材料与上述第一实施例的高介电常数层42材料相同，包含例如介电常数大于4的介电材料，例如选自氧化铪(hafniumoxide，hfo2)、硅酸铪氧化合物(hafniumsiliconoxide，hfsio4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride，hfsion)、氧化铝(aluminumoxide，al2o3)、氧化镧(lanthanumoxide，la2o3)、氧化钽(tantalumoxide，ta2o5)、氧化钇(yttriumoxide，y2o3)、氧化锆(zirconiumoxide，zro2)、钛酸锶(strontiumtitanateoxide，srtio3)、硅酸锆氧化合物(zirconiumsiliconoxide，zrsio4)、锆酸铪(hafniumzirconiumoxide，hfzro4)、锶铋钽氧化物(strontiumbismuthtantalate,srbi2ta2o9,sbt)、锆钛酸铅(leadzirconatetitanate,pbzrxti1-xo3,pzt)、钛酸钡锶(bariumstrontiumtitanate,baxsr1-xtio3,bst)、或其组合所组成的群组。本实施例的特征在于，高介电常数层142不仅作为晶体管结构的高介电常数层，也同时作为rram结构的电阻转换层。因此可以节省制作工艺步骤，将制作rram的制作工艺整合于制作晶体管的制作工艺中。

此外，在上述实施例中，先形成平坦结构的金属硅化物层30以及下电极材料层22，然后才形成介电层120。但是本发明的其他实施例中，也可以先形成介电层120之后，才将金属硅化物层30以及下电极材料层22形成于介电层120的开口内。此时下电极材料层22可能会包含有一u形结构。该实施例也属于本发明的涵盖范围内。

如图7所示，接下来依序形成一金属层144以及一导电层146，填满第一开口121以及第二开口122。并且进行一平坦化步骤p2，移除位于介电层120表面上多余的导电层146、金属层144以及高介电常数层142，并分别形成rram150以及栅极结构152。此时在存储器区14内剩余的高介电常数层定义为电阻转换层143，且电阻转换层143具有一u型剖面结构。值得注意的是，rram150的一顶面150a以及栅极结构152的一顶面152a切齐。此外，形成至少一接触结构156位于介电层120中，接触结构156电连接源/漏极区域154。

最后，如图8所示，形成一介电层160覆盖于介电层120上，并且形成多个接触结构162位于介电层160中。接触结构162电连接上述的rram150、栅极结构152以及接触结构156。根据接触结构162的位置不同，接触结构162可以当作半导体元件的选择线(例如图中的接触结构162a)、字符线(例如图中的接触结构162b)或是位线(例如图中的162c)。至此步骤已完成本发明整合有晶体管以及rram的半导体结构。

本发明的半导体结构特征，请参考图5，在基底10上形成的半导体结构，包含扩散区16位于基底10中，晶体管52位于基底10上，电阻式随机存取存储器(rram)50位于基底10上，其中rram50包含有金属硅化物层30直接接触扩散区16，以及下电极22、电阻转换层43与上电极44依序位于金属硅化物层30上。在其他的实施例中，请参考图8，由于将部分材料层形成于开口内，因此电阻转换层143具有u型剖面。本发明的其中一特征，在于制作过程中，将晶体管的高介电常数层以及rram中的电阻转换层，利用同一步骤的同一材料层形成。因此最终完成的晶体管的高介电常数层以及rram中的电阻转换层将会包含有同样材质。如此可以节省制作工艺步骤，并且将rram制作工艺与晶体管制作工艺整合。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。