本公开涉及半导体领域，具体来说，涉及半导体装置及其制造方法。
背景技术：
图像传感器可用于对辐射(例如，光辐射，包括但不限于可见光、红外线、紫外线等)进行感测，从而生成对应的电信号(图像)。它被广泛地应用在数码相机、安保设施、和其他成像设备中。图像传感器按照其接收辐射的方式可以分为背照式(bsi)图像传感器和前照式(fsi)图像传感器。
背照式(bsi)图像传感器能够从其背面接收辐射。不同于前照式(fsi)图像传感器，在背照式(bsi)图像传感器中，辐射从衬底的背面入射进入，而布线等可能影响辐射接收的部件基本位于衬底的正面。
对于bsi图像传感器，暗电流是重要的指标，降低暗电流有助于直接提升拍照成像的品质和降低噪点。暗电流主要通过硅表面的各种缺陷、陷阱、电荷和悬挂键从感测元件中泄露。
为防止暗电流的发生，在现有技术中，在硅衬底的各个表面使用离子注入来形成表面势垒，从而阻止载流子(例如，电子)跨过硅表面形成暗电流。但该方式会降低图像传感器的满阱电子容量(fullwellcapacity)。
另一方面，确保将各个感测单元之间的串扰最小化，对于图像传感器也是重要的。
因此，需要提出一种新的技术来减轻或者解决上述现有技术中的一个或多个问题。
技术实现要素：
本公开的一些实施例的一个目的是提供改进的半导体装置及其制造方法。根据本公开实施例的半导体装置可以提供可调节的表面势垒，从而大大抑制暗电流。根据本公开的一个实施例的半导体装置还可以减少感测单元(例如像素或者像素所包含的感光元件(如光电二极管))之间串扰，提高量子效率(qe)。
根据本公开的第一方面，提供了一种半导体装置，包括：衬底，包括沟槽以及由所述沟槽分隔开的透射区；绝缘缓冲层，形成在所述衬底之上并且覆盖所述沟槽的表面和所述透射区；以及势垒调节层，形成在所述缓冲层之上，用于调节衬底表面的势垒，所述势垒调节层包括在处于所述沟槽中的所述缓冲层之上的第一部分以及在处于所述透射区之上的所述缓冲层之上的第二部分，所述第一部分由导电材料形成，所述第二部分由绝缘材料形成。
在一个实施例中，所述势垒调节层的所述第二部分的材料和所述势垒调节层的所述第一部分的材料包含相同的金属元素。
在一个实施例中，势垒调节层的所述第一部分包括：用于功函数调节的功函数调节层；和导电的缓冲层。
在一个实施例中，所述半导体装置还包括：导电栅格，电连接到所述势垒调节层的所述第一部分，其中，所述导电栅格适于被供应以电位。
在一个实施例中，所述衬底包括用于感测辐射的辐射感测单元，所述透射区与所述辐射感测单元对应。
在一个实施例中，所述半导体装置是背照式图像传感器。在一个实施例中，所述辐射感测单元被形成为邻近所述衬底的正面，所述沟槽和所述透射区位于所述衬底的背面，所述绝缘缓冲层形成在所述衬底的背面上。
在一个实施例中，所述半导体装置还包括：上部覆盖层，所述上部覆盖层至少包括抗反射材料层，所述上部覆盖层至少在所述势垒调节层之上。
在一个实施例中，所述绝缘缓冲层被设置为对于辐射是透射的，所述势垒调节层的所述第一部分被设置为对于辐射是非透射的，并且所述势垒调节层的所述第二部分被设置为对于辐射是透射的。
根据本公开一个方面，提供了一种制造半导体装置的方法，包括以下步骤：提供衬底，所述衬底包括沟槽以及由所述沟槽分隔开的透射区；在所述衬底之上形成绝缘缓冲层，所述缓冲层覆盖所述沟槽的表面；以及在所述缓冲层之上形成势垒调节层以调节衬底表面的势垒，所述势垒调节层包括在处于所述沟槽中的所述缓冲层之上的第一部分以及在处于所述透射区之上的所述缓冲层之上的第二部分，所述第一部分由导电材料形成，所述第二部分由绝缘材料形成。
在一个实施例中，所述势垒调节层的所述第二部分的材料和所述势垒调节层的所述第一部分的材料包含相同的金属元素。
在一个实施例中，所述势垒调节层的所述第一部分包括：用于功函数调节的功函数调节层；和导电的缓冲层。
在一个实施例中，形成所述势垒调节层包括：在所述缓冲层之上形成由所述导电材料制成的中间材料层，所述中间材料层包括在所述透射区之上的部分以及在所述沟槽中的部分；在所述中间材料层上形成中间层，所述中间层覆盖所述中间材料层的在所述沟槽中的部分，并使所述中间材料层在所述透射区之上的部分露出；以及对所露出的所述中间材料层在所述透射区之上的部分进行处理，以使得中间材料层在所述透射区之上的部分变成绝缘的。
在一个实施例中，形成所述势垒调节层包括：在所述缓冲层之上形成由所述导电材料制成的中间材料层，所述中间材料层包括在所述透射区之上的部分以及在所述沟槽中的部分；利用图案化的掩模，去除所述中间材料层在所述透射区之上的部分；以及在中间材料层在所述透射区之上的被去除的部分的位置形成绝缘材料层。
在一个实施例中，所述方法还包括：去除图案化的掩模，使所述中间材料层在所述沟槽中的部分露出。
在一个实施例中，所述方法还包括：在形成所述势垒调节层之后，形成上部覆盖层，所述上部覆盖层至少包括抗反射材料层，所述上部覆盖层至少在所述势垒调节层之上。
在一个实施例中，所述方法还包括：去除所述上部覆盖层的一部分以形成开口，所述开口使得所述势垒调节层的第一部分的至少一部分露出；以及以导电材料填充开口以形成与所述势垒调节层的所述第一部分电连接的导电栅格，其中，所述导电栅格适于被供应以电位。
在一个实施例中，所述半导体装置包括用于感测辐射的辐射感测单元，所述透射区与所述辐射感测单元对应。
在一个实施例中，所述半导体装置是背照式图像传感器。在一个实施例中，所述辐射感测单元被形成为邻近所述衬底的正面，所述沟槽和所述透射区位于所述衬底的背面，所述缓冲层形成在所述衬底的背面上。
在一个实施例中，所述绝缘缓冲层被设置为对于辐射是透射的，所述势垒调节层的所述第一部分被设置为对于辐射是非透射的，并且所述势垒调节层的所述第二部分被设置为对于辐射是透射的。
根据本公开的实施例的一个优点在于，可以提供可调节的衬底表面的势垒，降低载流子从衬底(例如硅衬底)表面进行隧穿从而形成暗电流的发生几率，从而进一步抑制暗电流，改善图像质量。
根据本公开的实施例的另一个优点在于，可以减少各个感测单元(或感测单元所包含的感测元件)之间的串扰，并提高量子效率，改善图像质量。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
附图构成说明书的一部分，其描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本公开，在附图中：
图1是示出根据本公开一个实施例的半导体装置的示意性截面图；
图2是示出根据本公开一个实施例的半导体装置的制造方法的流程图；
图3a至3m是示出与图2所示的方法的部分步骤对应的半导体装置的示意性截面图；
图4是示出根据本公开另一个实施例的半导体装置的示意性截面图；
图5是示出根据本公开另一个实施例的半导体装置的制造方法的流程图；以及
图6a至6i是示出与图5所示的方法的部分步骤对应的半导体装置的示意性截面图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
在本说明书中，“半导体装置”是指其部分或整体能够通过利用半导体元件的半导体特性而工作的所有装置，因此，电光装置、光电装置、半导体电路及电子设备等都是半导体装置。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
以下对至少一个示例性实施例的描述仅仅是说明性的，并非是对本公开及其应用或使用的任何限制。
图1是示出根据本公开一个实施例的半导体装置的示意性截面图。
如图1所示，半导体装置100包括衬底101。衬底101的材料的示例可以包括但不限于一元半导体材料(诸如，硅或锗等)、化合物半导体材料(诸如碳化硅、硅锗、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)或其组合。对于衬底101没有特别的限制，只要其适于在其中形成用于感测辐射(例如，光)的辐射感测单元即可。因此，在一些实现方式中，半导体装置也可以被称为图像传感器。
衬底101可以具有第一主表面(例如，正面)和相对的第二主表面。衬底101可以具有用于感测辐射的辐射感测单元。例如衬底101可以包括用于感测辐射的感测区(未示出)，在感测区中，可以形成有用于感测辐射的辐射感测单元，如图3a中的150所示意性地指示的。在本公开的一些实施例中，辐射感测单元可以指包含辐射传感器(也称作辐射感测元件，诸如，光电二极管)的像素)或辐射感测元件。
如图1所示，衬底101可以包括沟槽120以及由所述沟槽120分隔开的透射区130。
透射区130可以被设置为与衬底101中的辐射感测单元对应。在一个实施例中，例如，可以使得形成的透射区130与辐射感测单元150在俯视图中(也即，在与衬底101的主表面垂直的方向上俯视时)是基本上重叠的。优选地，在俯视图中，透射区130延伸超出辐射感测单元150，以确保辐射感测单元150充分接收辐射。
在本实施例中，选择合适的沟槽的深宽比或倾斜角有利于实现隔离和进行后面所描述的工艺处理。在某些实例中，沟槽的深宽比可以为5∶1或更大，例如可以在5∶1至20∶1之间。在其它实例中，沟槽的深宽比可以在5∶1至30：1之间。在一些实施例中，沟槽的宽度可以小于1微米。例如，优选地，沟槽的宽度可以为80nm-300nm。更优选地，沟槽的宽度可以为100nm-200nm。此外，优选地，沟槽被设置为基本与衬底的主表面基本垂直。在本公开的实施例中，沟槽相对于衬底主表面的倾斜角大于85度即可以被认为彼此垂直。但是，本领域的技术人员应当理解，在本公开的其他实施例中，沟槽的深宽比以及倾斜角的取值不限于此。
尽管在图中仅示出两个沟槽120以及沟槽120分隔开的透射区130以便简化描述，但本领域技术人员将容易理解，可以根据需要在衬底101中形成任意数量的沟槽和透射区，而不背离本公开的范围。
半导体装置100还包括形成在衬底101之上的绝缘缓冲层102。在一些实施例中，绝缘缓冲层102可以由低介电常数材料形成，但是本发明不限于此。例如，用于绝缘缓冲层102的典型材料可以是二氧化硅(sio2)。优选的，绝缘缓冲层102的厚度可以为1nm到10nm(典型值为例如3-5nm)。如图1所示，绝缘缓冲层102可以覆盖沟槽120的表面和透射区130的表面。换而言之，绝缘缓冲层102可以包括形成在衬底的透射区之上的部分，以及形成在沟槽内沟槽表面上的部分。优选地，绝缘缓冲层102被设置为对于辐射是透射的，以增强辐射感测单元150对辐射的接收。
在一些实现方式中，辐射感测单元150可以形成为邻近所述衬底的正面，而沟槽120和所述透射区130则被设置为位于所述衬底的背面。所述绝缘缓冲层则可以形成在所述衬底的背面上。在这种情况下，半导体装置100被配置为背照式图像传感器。
半导体装置100还包括形成在绝缘缓冲层102之上的势垒调节层103。势垒调节层103可以用于调节(例如增强)在与其相邻的衬底表面处的表面势垒。如图1所示，势垒调节层103可以包括在处于沟槽中的绝缘缓冲层102之上的第一部分104，以及在处于透射区之上的绝缘缓冲层102之上的第二部分106。第一部分104可以由导电材料形成，而第二部分106可以由绝缘材料形成。形成第一部分104的材料可以包括金属、金属的合金、导电的金属化合物或多晶硅材料等。例如形成第一部分104的材料包括但不限于：氮化钛、氮化钽、钛、钽、铝、钨等。优选地，第一部分104的厚度可以为1nm-100nm(典型值为例如5-50nm)。
形成第二部分106的绝缘材料例如可以包括(但不限于)高介电常数材料，诸如氧化铝、氧化铪、氧化镧、氧化锆、铪铝氧等。优选地，第二部分106的厚度可以为1nm到20nm(典型值为例如6-10nm)。通过选择构成元素的适当的化学配比，高介电常数材料可以具有较好的辐射透射特性。在某些实施例中，优选地，势垒调节层的第二部分106的材料和第一部分104的材料包含相同的金属元素。
在一个实施例中，第一部分104可以为多层结构。例如，第一部分104可以包括：用于功函数调节的功函数调节层，以及与缓冲绝缘层邻接的导电缓冲层，以例如(但不限于)增加功函数调节层与绝缘缓冲层的粘附。
在一些实例中，势垒调节层的第一部分104可以被设置为对于辐射是非透射的。在一些实例中，势垒调节层的第二部分106可以被设置为对于辐射是透射的。如此，可以增强感测单元的光的接收，并可以降低感测单元之间的串扰。
例如，入射在第一部分104处的辐射将经历反射或吸收，从而被阻挡进入其他感测单元；而入射在与感测单元150对应的第二部分106处的辐射将经历透射，从而随后进入感测单元被感测。因此，通过采用本实施例中描述的势垒调节层103的布置方式，可以有效地减少相邻感测单元(例如，像素)之间的光串扰，从而进一步提高量子效率(qe)。
此外，高介电常数材料层内部由于其自身的性质(如缺陷、悬空键等)可以在其中束缚或蓄积电荷。当高介电常数材料层具有蓄积的负(正)电荷时，其吸引衬底中的正(负)电荷而形成电偶极子。电偶极子可以形成电荷屏障，从而限制由诸如界面处的悬空键(danglingbond)或其他表面缺陷所引起的不利影响。因此，通过采用高介电常数材料来形成本实施例中描述的第二部分106，增大了电子发生隧穿的难度，从而减小了暗电流的发生。
半导体装置100还可以包括形成在势垒调节层103之上的上部覆盖层111。上部覆盖层至少可以包括抗反射材料层。在一些实施例中，上部覆盖层可以包括多层。如图1所示，在一个实施例中，上部覆盖层111可以包括上覆在势垒调节层103之上(覆盖第一部分104和第二部分106)的缓冲层108，以及在缓冲层108之上的抗反射层110。抗反射层110可以为一层或多层。优选地，中间层111还可以包括在抗反射层110之上的填充层112。
在一些实施例中，抗反射层110可以由高介电常数(高k)材料，例如氮化硅、二氧化铪等制成。优选地，抗反射层110的厚度可以为10nm到200nm(典型值为20-170nm)。缓冲层108和填充层112可以例如由二氧化硅制成，但本发明不限于此。优选地，缓冲层108的厚度可以为1nm到50nm(典型值为4-20nm)。填充层112的厚度可以例如为100nm到500nm(典型值为150-300nm)。应理解，这里上部覆盖层111(包括缓冲层108、抗反射层110、填充层112)优选被设置为能够较好地透过辐射。
半导体装置100还包括导电栅格140。导电栅格140延伸穿过上部覆盖层111(例如，可以包括缓冲层108、抗反射层110以及填充层112)并与第一部分104电连接。在一些实施例中，导电栅格140可以由具有高反射系数的金属形成。例如，导电栅格140可以由钨或者铝形成。优选地，导电栅格140的厚度可以为50nm-400nm(典型值为75-200nm)。导电栅格140可以被供应以电位。在一些实现方式中，其电位可以被配置为可调节。
在本实施例中，通过将导电栅格140电连接到第一部分104并调节导电栅格140的电位，可以调节与第一部分相邻的衬底表面的表面势垒。通过这种布置方式，可以进一步改善表面感应电荷分布，降低载流子在表面进行隧穿而形成暗电流的发生几率。从而，可以进一步抑制暗电流，改善图像质量。
此外，通过在透射区部分之上形成势垒调节层的第二部分106，也可以调节与第二部分相邻的衬底表面的表面势垒。通过这种布置方式，可以进一步改善表面感应电荷分布，降低载流子在表面进行隧穿而形成暗电流的发生几率。从而，可以进一步抑制暗电流，改善图像质量。
图2是示出根据本公开一个实施例的半导体装置的制造方法的流程图。图3a至3j是示出与图2所示的方法的部分步骤对应的半导体装置的示意性截面图。下面将结合图2和图3a-3j进行说明。上面结合图1所描述的内容也可以适用于对应的特征。
在步骤202，提供衬底(例如，图3a的衬底101)。
衬底101可以包括用于感测辐射的感测单元150，如图3a所示。应理解，图3中的在感测单元150仅仅是一个示例性的表示。在某些实施例中，辐射感测单元可以被形成为被形成为邻近第一主表面，例如在衬底的第一主表面(例如衬底的正面)中，或者其一部分可以突出于第一主表面、在主表面中或在主表面之下。此外，尽管仅示出一个感测单元150以便简化描述，但本领域技术人员将容易理解，可以在衬底101中形成任意数量的感测单元150，而不背离本公开的范围。
此外，在不同实施例中，所提供的衬底101可以是经过或者未经过减薄的。
可选地，在步骤202，可以从背面将衬底101减薄至合适的厚度。减薄工艺可以包括机械研磨工艺和化学减薄工艺。可以根据应用类型和设计需求来配置衬底101的厚度。
之后，在步骤204，可以在衬底101之上(例如衬底101的背面之上)形成沟槽120(见图3b)。
在一个实施例中，沟槽120可以通过蚀刻工艺来形成。可以采用本领域已知的任何合适的蚀刻工艺利用图案化的掩模(例如，光致抗蚀剂或者硬掩模)来形成沟槽120。优选地，沟槽的宽度小于1微米。而且，优选地，沟槽的深宽比可以处于5∶1至30∶1之间。此外，沟槽的倾斜角可以例如为大于85度且小于等于90度。
沟槽120将衬底101分隔成与感测单元150对应的透射区130。在一个实施例中，可以使得所形成的透射区130与感测单元150在俯视图中是重叠的。
之后，在步骤206，可以在衬底101之上形成绝缘缓冲层102(见图3c)。
如图3c所示，绝缘缓冲层102可以包括形成在透射区130之上的部分以及形成在沟槽内沟槽表面之上的部分。可选地，绝缘缓冲层102可以保形地形成在沟槽120之上。在一个实施例中，绝缘缓冲层102可以包括诸如二氧化硅的电介质材料。可选地，绝缘缓冲层102的厚度可以为1nm到10nm。绝缘缓冲层102可以通过化学气相沉积(cvd)、原子层沉积(ald)、热氧化工艺或其他适合的技术形成。
注意，在图3c至3h中未例示出感测单元，但应理解，与图3a中的衬底101类似地，图3c至3h的衬底101也可以包括形成有辐射感测单元或像素的感测单元。
之后，在步骤208中，在绝缘缓冲层102之上形成势垒调节层103。
作为一个示例，在本实施例中，如图3d-3h所示，势垒调节层103可以通过若干个子步骤形成。首先，如图3d所示，在绝缘缓冲层102上形成导电的中间材料层107。形成中间材料层107的材料可以包括诸如，多晶硅材料或金属材料，例如氮化钛、氮化钽、钛、钽、铝、钨等。可以通过例如原子层沉积(ald)、cvd、金属有机化合物物气相沉积(mocvd)工艺、溅射或其他合适的技术来形成中间材料层107。优选地，中间材料层107的厚度可以为1nm-100nm(典型值为10nm)。
之后，如图3e所示，在中间材料层107之上形成图案化的掩模(例如，硬掩模)170。所述图案化的掩模170使得中间材料层107在沟槽120外的部分(或者说，透射区130之上的部分)露出，如图3e所示。在使用硬掩模的情况下，硬掩模在某些情况下也可以作为中间层而保留。
之后，在一些实施例中，可以对中间材料层107的露出部分进行处理，使得中间材料层107中的露出部分(沟槽120外的部分)变成绝缘的，以形成势垒调节层103的第二部分106。此时，中间材料层107被掩模的部分(沟槽120内的部分)不经受该出，从而保留其导电特性，从而形成势垒调节层103的第一部分104，如图3h所示。
在这里可使用任何已知的适合的处理工艺。在一个实施例中，所述处理可以包括使中间材料层107的露出部分经历在氮化处理或氧化处理等，以使得该部分变得绝缘。
在另一实施例中，如图3f所示，利用图案化的掩模170，例如通过蚀刻工艺，去除中间材料层107的所露出的部分(也即，透射区130之上的部分)。在这里可使用任何已知的适合的蚀刻工艺，诸如湿法蚀刻、干法蚀刻(如等离子体蚀刻等)。这里，中间材料层被部分去除后的剩余部分仍然用107来指示。
之后，在图3f所示的结构上形成绝缘材料层180，如图3g所示。绝缘材料层180可以由例如高k介质形成。
之后可以去除绝缘材料层180的不期望的部分，以使得绝缘材料层180在中间材料层107的被去除部分的位置处的部分被保留，以及可选地去除掩模170，如图3h所示。如此，可以形成势垒调节层103。
此外，在一个实施例中，第一部分104可以形成为多层结构，例如但不限于包括用于功函数调节的功函数调节层和导电的缓冲层的堆叠。作为示例，功函数调节层可以包括例如钛、钨等，导电的缓冲层可以包括如氮化钛等。
回到图2，在步骤210，在势垒调节层103之上形成上部覆盖层111。
在一些实施例中，可以将上部覆盖层形成为多层结构。上部覆盖层至少包括抗反射材料层。在一个实施例中，如图3i所示，在势垒调节层103之上形成缓冲层108。例如，缓冲层108可以包括诸如二氧化硅的电介质材料。优选地，缓冲层108的厚度为1nm到50nm(典型值为4nm)。缓冲层108可以通过原子层沉积、热氧化工艺或其他适合的技术形成。
接着，如图3j所示，在缓冲层108之上形成抗反射层110。抗反射层110可以为一层或多层。抗反射层110的材料可以包括氮化硅等高k介质。优选地，抗反射层110的厚度为10nm到200nm，典型地为70nm。
之后，可选地，如图3k所示，可以在抗反射层110之上形成填充层112。填充层112的材料可以包括二氧化硅。优选地，填充层112的厚度为100nm到500nm(典型值为200nm)。填充层112可以通过原子层沉积或者高深宽比沉积制程(harp)工艺或其他适合的技术形成。
尽管在附图中示出了上部覆盖层包括缓冲层108、抗反射材料层110以及填充层112，但应理解，本发明不限于此。
之后，在步骤212，形成与第一部分电连接的导电栅格140。
作为一个示例，在本实施例中，如图3l-3m所示，导电栅格140可以通过两个子步骤形成。首先，如图3l所示，去除上部覆盖层111的一部分以形成开口145。该去除使得势垒调节层103的第一部分104的至少一部分露出，便于进行电连接。例如，可以通过选择性蚀刻工艺来进行该去除。在这里可使用任何已知的适合的蚀刻工艺，诸如湿法蚀刻、干法蚀刻(如等离子体蚀刻等)。接下来，如图3m所示，以导电材料填充开口145以形成导电栅格140。该导电栅格140可以延伸穿过上部覆盖层111(包括缓冲层108、抗反射层110以及填充层112)到势垒调节层的第一部分104。该导电材料可以是具有高反射系数的金属。例如，该导电材料可以是钨或者铝。优选地，导电栅格140的厚度可以为例如50nm-400nm。可以通过薄膜沉积和蚀刻工艺或其他合适的技术来形成导电栅格140。薄膜制备方式包括但不限于化学气相沉积沉积(cvd)、金属有机化合物物气相沉积、溅射等。
作为一个示例，可以通过cvd、金属有机化合物物气相沉积、溅射等在形成了上部覆盖层111上以及开口145中形成金属材料层。之后，可以通过利用图案化的掩模的蚀刻工艺来去除金属材料层的不期望的部分，从而形成导电栅格140。
图4示出了根据本公开另一个实施例的半导体装置的示意性截面图。上面就不同实施例所描述的内容可以同样地适用于本实施例的相应部件。因此，为了简化描述，以下在描述根据本发明的各实施例中，仅针对各实施例之间的不同之处进行详细描述，而省略对相同或相似的部分的重复说明。
如图4所示，半导体装置500包括衬底501。衬底501可以包括沟槽520以及由所述沟槽520分隔开的透射区530。
半导体装置500还可以包括在衬底501上的绝缘缓冲层502以及在绝缘缓冲层502上的势垒调节层503。势垒调节层503可以包括在沟槽中的绝缘缓冲层502之上的第一部分504以及在透射区之上的(或者说，在沟槽外)的绝缘缓冲层502之上的第二部分506。
半导体装置500还包括形成在沟槽中的、在势垒调节层503第一部分504之上的中间层505。在本实施例的一些实现方式中，中间层505可以基本填充沟槽520。中间层505的上表面可以与势垒调节层503的第一部分504的上表面基本上齐平，或者也可以超出或者低于后者。中间层505可以由绝缘材料形成，例如氧化硅或氮化硅等。
半导体装置500还包括形成在势垒调节层503的第二部分506和中间层505之上的上部覆盖层511。在一些实施例中，上部覆盖层511可以为多层。上部覆盖层511可以至少包括抗反射材料层。半导体装置500中形成的上部覆盖层511与半导体装置100中形成的上部覆盖层111基本相似，不同之处在于：上部覆盖层511不形成在沟槽520中，而上部覆盖层111则包括形成沟槽中的部分。换而言之，这里，上部覆盖层511基本形成(或者说，保留)在透射区之上。从下面将说明的图6e-6g将更好地理解这一点。
半导体装置500还包括导电栅格540。导电栅格540穿过上部覆盖层511，并与势垒调节层503的第一部分504接触(从而电接触)。
上面就图1和图3a-3m中的部件以及相应步骤或工艺的说明可以适用于图4以及下面的图6a-6i中的相同或相似的部件、步骤或工艺，因此这里省略了对其重复说明。
图5是示出根据本公开另一个实施例的半导体装置的制造方法的流程图。图6a至6i是示出与图5所示的方法的部分步骤对应的半导体装置的示意性截面图。下面将结合图5和图6a-6i进行说明。
为了简化描述，以下在描述根据本发明的各实施例中，仅针对各实施例之间的不同之处进行详细描述，而省略对相同或相似的部分的重复说明。上面结合图2、图3a-3m以及图4所描述的内容可以同样适用于此，因此这里将省略对部件或步骤的详细说明。
如图5所示，制造方法600中包括的提供衬底602、形成沟槽604、形成绝缘缓冲层606以及形成导电栅格618的步骤与图2所示的制造方法200中的相应步骤相同或类似，因此这里将省略对其详细说明。
在步骤606之后，将获得与图3c所示的基本相同的结构。如图6a所示的，该结构可以包括：衬底501，其可以包括沟槽520以及由所述沟槽520分隔开的透射区530；以及在衬底501上的绝缘缓冲层502。下面的说明将由此结构开始(但标号将有所区别)。
在步骤608，在绝缘缓冲层504之上形成势垒调节层503(见图6d)。
作为一个示例，在本实施例中，如图6a-6d所示，势垒调节层503可以通过以下几个子步骤形成。首先，在步骤610，如图6a所示，在绝缘缓冲层502(其包括在沟槽内和沟槽外的部分)上形成中间材料层507。例如，可以通过原子层沉积、金属有机化合物物气相沉积、溅射工艺或其他合适的技术来形成中间材料层507。同样的，中间材料层507也包括在沟槽内和沟槽外的部分。
接着，在步骤612，在中间材料层507之上形成中间层505。中间层505优选基本覆盖所述中间材料层的在所述沟槽中的部分(或者说，覆盖该部分的表面)，并使所述中间材料层在所述透射区之上的部分露出。在一个实施例中，可以在绝缘缓冲层502上通过例如沉积来形成中间层505，如图6b所示。中间层505可以覆盖图6a所示结构的表面，并填充沟槽530。
可选地，可以对中间层505进行处理，如图6c所示，以使得所述中间材料层的在所述沟槽中的部分被遮盖(或者说，该部分的表面被覆盖)，并使所述中间材料层在所述透射区之上的部分露出。在一些实现方式中，可以使用干法蚀刻等工艺来去除中间层505的不期望的部分，以使所述中间材料层在所述透射区之上的部分露出。应理解，用于该处理的工艺并不限于此，例如也可以通过例如化学机械抛光(cmp)等工艺来进行所述处理。
另外，也可以通过如图3e的掩模类似的图案化，来使得所述中间材料层的在所述沟槽中的部分被遮盖，并使所述中间材料层在所述透射区之上的部分露出。这里，中间层的剩余部分(即，填充沟槽的部分)仍然用505来指示。
这样形成的中间层505可以使得在沟槽内形成的中间材料层507与周围隔离，从而可以防止在后续步骤中，在沟槽520内形成的中间材料层507经历不期望的处理，使得其免受后续处理的影响(例如，导致辐射反射性能劣化)。另一方面，中间层505还可以充当填充材料，可以减少后续工艺步骤，降低后续工艺难度，从而可以降低成本提高生产效率。
之后，在步骤614，对中间材料层507的露出的部分进行处理以使其改性，例如氧化或者氮化处理等，如图6d所示，以使得中间材料层507中的露出的部分(沟槽520外的部分)变成绝缘的，以形成势垒调节层503的第二部分506。中间材料层507的被中间层505保护的部分(如沟槽520内的部分)保持导电，从而作为势垒调节层503的第一部分504。如此，完成了势垒调节层503。
之后，在步骤616，在包括第一部分504和二部分506的势垒调节层503之上形成上部覆盖层511，如图6e-6g所示。该步骤与在制造方法200中的相应步骤类似，不同之处在于由于保留中间层505导致的所形成的上部覆盖层511中的各个层均形成中间层505之上或上方，从而基本在沟槽520之上。上面结合图2、图3a-3k以及图4所描述的内容可以同样适用于此，因此这里省略对其详细说明。
之后，在步骤618，形成导电栅格640。导电栅格640电连接到势垒调节层503的所述第一部分504。
如图6h，去除上部覆盖层111的一部分以形成开口145。该去除使得势垒调节层103的第一部分104的至少一部分露出，便于进行电连接。接着，如图6i所示，以导电材料填充开口145以形成导电栅格140。该导电栅格140可以延伸穿过上部覆盖层111(包括缓冲层108、抗反射层110以及填充层112)到势垒调节层的第一部分104。该导电材料可以是具有高反射系数的金属。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。