本发明的实施例涉及一种薄膜晶体管、阵列基板及其制造方法和显示装置。
背景技术：
在显示领域，作为其产业核心的薄膜晶体管(thinfilmtransistor，简称tft)受到愈来愈多的关注。薄膜晶体管例如包括栅极、栅极绝缘层、有源层、源电极和漏电极等结构。
薄膜晶体管技术例如可以应用于各种显示装置中，例如液晶显示器、有机发光二极管显示器、电子纸显示器等显示器件以及包括这些显示器件的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。在显示装置中，薄膜晶体管例如可以类似于一个开关的作用，例如在栅极控制下，外部数据信号可以通过薄膜晶体管向显示装置中的像素电极实施充电和放电。
技术实现要素：
本发明至少一个实施例提供一种薄膜晶体管，该薄膜晶体管包括有源层、栅极、第一源漏极和第二源漏极。有源层包括彼此并列的第一沟道区和第二沟道区、位于第一沟道区和第二沟道区之间的第一源漏区、经第一沟道区或第二沟道区与第一源漏区相对的第二源漏区；栅极包括第一栅极和第二栅极，其中，第一栅极和第二栅极分别与第一沟道区和第二沟道区交叠；第一源漏极和第二源漏极，分别与有源层的第一源漏区和第二源漏区电连接。
例如，在本发明一实施例提供的薄膜晶体管中，第二源漏区包括第一子源漏区和第二子源漏区，第二源漏极与第一子源漏区和第二子源漏区都电连接。
例如，本发明一实施例提供的薄膜晶体管还包括层间绝缘层，其中，层间绝缘层形成在有源层和第一源漏极与第二源漏极之间，且具有多个过孔以允许第一源漏极和第二源漏极与有源层分别电连接。
例如，在本发明一实施例提供的薄膜晶体管中，有源层呈封闭图形，且第二源漏区位于第一沟道区和第二沟道区之间。
例如，在本发明一实施例提供的薄膜晶体管中，封闭图形为圆形或多边形。
例如，在本发明一实施例提供的薄膜晶体管中，多边形为矩形。
例如，在本发明一实施例提供的薄膜晶体管中，有源层的材料包括多晶硅。
例如，在本发明一实施例提供的薄膜晶体管中，第一栅极和第二栅极为同一结构。
例如，在本发明一实施例提供的薄膜晶体管中，薄膜晶体管为顶栅型或底栅型。
本发明至少一个实施例提供一种阵列基板，该阵列基板包括本发明任一实施例的薄膜晶体管。
例如，本发明一实施例提供的阵列基板还包括：像素电极，与第一源漏极和第二源漏极之一电连接；公共电极，与像素电极构成第一电容的两个电极。
例如，在本发明一实施例提供的阵列基板中，公共电极与像素电极位于相同层或不同层。
例如，本发明一实施例提供的阵列基板还包括金属层，其中，金属层与第一源漏极和第二源漏极或栅极同层设置；金属层和有源层至少部分重叠；金属层与有源层构成第二电容的两个电极。
例如，在本发明一实施例提供的阵列基板中，金属层与公共电极电连接。
例如，本发明一实施例提供的阵列基板还包括光阻挡层，其中，光阻挡层至少与有源层的第一沟道区和/或第二沟道区重叠。
本发明至少一个实施例提供一种显示装置，该显示装置包括本发明任一实施例的阵列基板。
本发明至少一个实施例提供一种阵列基板的制造方法，包括：形成有源层，有源层包括彼此并列的第一沟道区和第二沟道区、位于第一沟道区和第二沟道区之间的第一源漏区、经第一沟道区或第二沟道区与第一源漏区相对的第二源漏区；形成栅极，栅极包括第一栅极和第二栅极，第一栅极和第二栅极分别与第一沟道区和第二沟道区交叠；形成第一源漏极和第二源漏极，第一源漏极和第二源漏极分别与有源层的第一源漏区和第二源漏区电连接。
例如，在本发明一实施例提供的方法中，有源层形成为封闭图形，且第二源漏区形成于第一沟道区和第二沟道区之间。
例如，本发明一实施例提供的方法还包括：形成像素电极，与第一源漏极和第二源漏极之一电连接；形成公共电极，与像素电极构成第一电容的两个电极。
例如，本发明一实施例提供的方法还包括形成金属层，其中，金属层与第一源漏极和第二源漏极或与栅极同时形成；金属层和有源层至少部分重叠；金属层与有源层构成第二电容的两个电极。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1示出了一种薄膜晶体管的平面结构图；
图2a示出了根据本发明第一实施例提供的薄膜晶体管的平面结构图一；
图2b示出了沿图2a中的a-a’线剖取的薄膜晶体管的剖面结构示意图；
图2c示出了根据本发明第一实施例提供的薄膜晶体管的平面结构图二；
图2d示出了根据本发明第一实施例提供的薄膜晶体管的平面结构图三；
图2e示出了根据本发明第一实施例提供的薄膜晶体管的平面结构图四；
图3a示出了根据本发明第一实施例提供的薄膜晶体管改善显示面板中的亮暗点的示意图；
图3b示出了根据本发明第一实施例提供的薄膜晶体管改善显示面板中的亮暗点的另一示意图；
图4a示出了根据本发明第二实施例提供的阵列基板的平面结构图；
图4b示出了沿图4a中的b-b’线剖取的阵列基板的剖面结构示意图；
图4c示出了根据本发明第二实施例提供的另一种阵列基板的剖面结构示意图；
图4d示出了根据本发明第二实施例提供的阵列基板的第一电容和第二电容的电路连接关系示意图；
图5a-5f示出了根据本发明第三实施例的阵列基板在制造过程中的剖视图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
薄膜晶体管通常包括栅极、源极、漏极、栅绝缘层和有源层等结构。阵列基板通常包括多个子像素单元，每个子像素单元一般包含至少一个薄膜晶体管。例如用于液晶显示面板的阵列基板可以为垂直电场型阵列基板或水平电场型阵列基板等。
图1示出了一种薄膜晶体管的平面结构图。如图所示，该薄膜晶体管包括第一栅极131、第二栅极132、第一源漏极121、第二源漏极122、栅绝缘层14以及有源层11。如图所示，该薄膜晶体管的有源层11的形状呈“u”型，第一栅极131和第二栅极132分别通过栅绝缘层14与有源层11交叠。请注意，为了清楚起见，图中仅示出了重叠位置的部分栅绝缘层，但是该栅绝缘层可以覆盖整个有源层11。
上述薄膜晶体管的设计在其某些元件损坏时可能会造成在使用该薄膜晶体管的显示面板中形成亮点和/或暗点的缺陷。例如，当显示面板中的薄膜晶体管出现栅极一端断裂或有源层断裂时，会导致显示面板出现暗点不良；当显示面板中的薄膜晶体管例如因栅极绝缘层缺失或者在栅极和有源层之间存在层间异物导致栅极和有源层导通时，会导致显示面板出现亮点不良。亮点和/或暗点是显示面板例如低温多晶硅薄膜晶体管的显示面板中的一种常见的不良现象。由于对亮点和/或暗点的修复成本较高，因此会使显示面板的生产成本增加。为有效改善显示面板中亮点和/或暗点的问题，例如可以采用激光将多晶硅有源层切断，将亮点变成暗点，但该方法无法同时消除暗点；或者例如在显示面板的一个子像素单元设置两个薄膜晶体管，当其中一个损坏时，可利用激光对其修复时由另一个备用的薄膜晶体管工作，从而使显示面板的亮点和/或暗点问题减少，但该方法由于在一个子像素单元设置了两个薄膜晶体管，大大降低了显示面板的开口率，从而降低了显示面板的显示效果。
本发明至少一个实施例提供一种薄膜晶体管，该薄膜晶体管包括有源层、栅极、第一源漏极和第二源漏极。有源层包括彼此并列的第一沟道区和第二沟道区、位于第一沟道区和第二沟道区之间的第一源漏区、经第一沟道区或第二沟道区与第一源漏区相对的第二源漏区；栅极包括第一栅极和第二栅极，其中，第一栅极和第二栅极分别与第一沟道区和第二沟道区交叠；第一源漏极和第二源漏极，分别与有源层的第一源漏区和第二源漏区电连接。
在上述实施例提供的薄膜晶体管中，第一栅极和第二栅极为并联的电连接关系，当双栅中的一个栅极失效时，另一栅极依然可以正常工作，从而可有效减少在显示面板中产生亮点和/或暗点的不良现象。
下面通过几个具体的实施例进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。
第一实施例
本实施例提供一种薄膜晶体管100，图2a示出了根据本发明第一实施例提供的薄膜晶体管的平面图；图2b示出了沿图2a中的a-a’线剖取的薄膜晶体管的剖面结构示意图。
参考图2a和图2b，该薄膜晶体管100包括有源层101、第一栅极1031、第二栅极1032、第一源漏极1021和第二源漏极1022。
如图2a和图2b所示，有源层101包括第一沟道区1011、第二沟道区1012、第一源漏区1013和第二源漏区1014。例如，在本实施例中，第一沟道区1011和第二沟道区1012相互并列设置，第一源漏区1013位于第一沟道区1011和第二沟道区1012之间，第二源漏区1014经第一沟道区1011或第二沟道区1012与第一源漏区1013相对设置。
在本实施例中，由第一沟道区1011、第二沟道区1012、第一源漏区1013和第二源漏区1014构成的有源层101可以是具有开口的图形，也可以是封闭的图形。本实施例中，图2a所示的有源层101为具有开口的图形，如图2a所示，第一沟道区1011和第二沟道区1012之间存在一定大小的开口。当有源层101为开口图形时，例如，第二源漏区1014可以包括第一子源漏区1014a和第二子源漏区1014b。例如，第一子源漏区1014a位于靠近第二沟道区1012的开口端处，第二子源漏区1014b位于靠近第一沟道区1011的开口端处，此时第二源漏极1022例如分别通过过孔与有源层101的第一子源漏区1014a和第二子源漏区1014b电连接。本实施例中，有源层101的开口大小例如可以根据产品设计需求进行相应调整，本实施例对此不做限定。封闭的图形例如可以是圆形或多边形，其中多边形可以为规则多边形，例如矩形；或者封闭的图形例如也可以为不规则的多边形，本实施例对此不做限定。
参考图2a和图2b，在本实施例中，有源层101例如可以由多晶硅材料构成，从而该薄膜晶体管用于显示面板时例如可以形成低温多晶硅(ltps)薄膜晶体管显示面板或高温多晶硅(htps)薄膜晶体管显示面板。当然，本实施例包括但不限于此，例如，有源层101可以由其他硅材料(例如非晶硅(a-si))、金属氧化物半导体材料(例如氧化铟镓锌(igzo))或任何其它适合的材料构成。
如图2a和图2b所示，第一源漏极1021与有源层101的第一源漏区1013电连接，第二源漏极1022与有源层101的第二源漏区1014电连接。本实施例中，第一源漏极1021例如可以是漏极，第二源漏极1022例如可以是源极；或者，第一源漏极1021例如可以是源极，第二源漏极1022例如可以是漏极。当有源层101为开口图形时，第二源漏极1022例如可以通过过孔分别与第一子源漏区1014a和第二子源漏区1014b电连接。用于第一源漏极1021和第二源漏极1022的材料的示例包括铝、铝合金、铜、铜合金或其他适合的材料。
如图2a和图2b所示，第一栅极1031和第二栅极1032分别与有源层101的第一沟道区1011和第二沟道区1012绝缘且交叠，例如，第一栅极1031和第二栅极1032可以通过栅绝缘层113(本文后面将提到)与有源层101电绝缘。在本实施例中，配合有源层101的设计，第一栅极1031与第二栅极1032实现并联的电连接关系，例如由第一栅极1031、第一源漏极1021、第二源漏极1022以及有源层101可以实现薄膜晶体管的功能；或者由第二栅极1032、第一源漏极1021、第二源漏极1022以及有源层101也可以实现薄膜晶体管的功能，从而本实施例提供的薄膜晶体管形成为双栅并联并且每个栅极都可以独立工作的薄膜晶体管100，从而当薄膜晶体管100的双栅中的其中一个栅极失效时，另一个栅极依然可以正常工作。
本实施例中，用于第一栅极1031和第二栅极1032的材料的示例包括铝、铝合金、铜或其他适合的材料，本实施例对此不做限定。
例如，如图2a和图2b所示，薄膜晶体管100还包括栅绝缘层113和层间绝缘层109。
例如，栅绝缘层113设置在有源层101和第一栅极1031与第二栅极1032之间从而使有源层101和第一栅极1031与第二栅极1032相绝缘。本实施例中，用于栅绝缘层113的材料的示例包括sinx、siox或其他适合的材料，本实施例对此不做限定。
例如，层间绝缘层109设置在有源层101和第一源漏极1021与第二源漏极1022之间，且层间绝缘层109覆盖第一栅极1031与第二栅极1032。第一源漏极1021例如通过层间绝缘层109中的过孔与有源层101的第一源漏区1013电连接，第二源漏极1022通过层间绝缘层109中的过孔与有源层101的第二源漏区1014电连接。本实施例中，用于层间绝缘层109的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。
图2c示出了本实施例的另一示例中薄膜晶体管200的平面结构示意图，其剖面结构示意图可参考图2a。
参考图2c，除了有源层101的形状外，该示例的薄膜晶体管的结构与图2a中描述的薄膜晶体管的结构基本相同。在该示例中，有源层101呈封闭图形，例如为矩形。此时，第一源漏区1013和第二源漏区1014分别位于第一沟道区和第二沟道区之间，第一源漏极1021与第一源漏区1013电连接，第二源漏极1022与第二源漏区1014电连接。从而第一沟道区1011和第二沟道区1012形成并联，并可以与其对应的栅极结合而分别独立工作。
图2d示出了本实施例的再一示例中薄膜晶体管300的平面结构示意图，其剖面结构示意图可参考图2a。
参考图2d，除了有源层101的形状外，该示例的薄膜晶体管的结构与图2c中描述的薄膜晶体管的结构基本上相同。在该示例中，有源层101呈封闭图形，例如为圆形。本示例中，第一沟道区1011和第二沟道区1012在有源层101的弧形两侧相对设置，第一源漏区1013位于第一沟道区1011和第二沟道区1012之间，第二源漏区1014位于第一沟道区1011和第二沟道区1012之间且与第一源漏区1013相对设置。第一源漏极1021与第一源漏区1013电连接，第二源漏极1022与第二源漏区1014电连接。从而第一沟道区1011和第二沟道区1012形成并联，并可以与其对应的栅极结合而分别独立工作。
需要说明的是，在本实施例中，如图2a和图2b所示的薄膜晶体管为顶栅型结构，本实施例包括但不限于此，例如，薄膜晶体管可以为底栅型结构，例如将栅极形成于有源层之下。此外，在图2a、图2c、图2d中，第一栅极1031和第二栅极1032为同一条横向延伸的栅线103(本文后面将提到)主体的一部分，本实施例不限于此结构，例如第一栅极1031和第二栅极1032可以为从栅线103主体分支出来的同一分支电极部分，或者如图2e所示也可以分别为从栅线103主体分支出来的不同分支电极部分。
图3a示出了根据本发明实施例提供的薄膜晶体管改善显示面板中的亮暗点的示意图，图3b示出了根据本发明实施例提供的薄膜晶体管改善显示面板中的亮暗点的另一个示意图。
例如，如图3a所示，当第一栅极1031发生故障(例如图3a中圆圈虚线所示的位置发生故障)，例如当薄膜晶体管出现栅极一端断裂或有源层断裂时，此时因第二栅极1032依然可以正常工作，由第二栅极1032、第一源漏极1021、第二源漏极1022以及有源层101可以实现薄膜晶体管的功能，因此可以避免显示面板中出现暗点不良现象；例如，当在工艺加工过程中因栅极绝缘层113某处出现缺失或者在第一栅极1031和有源层101之间存在层间异物时，会使第一栅极1031和有源层101导通从而导致第一栅极1031的开关作用失效(例如图3a中圆圈虚线所示的位置发生故障)，此时例如可以用激光将第一栅极1031对应处的有源层101切断，例如沿如图3a中黑色实线120处将有源层101切断，因第二栅极1032依然与栅线连接从而可以保持正常工作，此时由第二栅极1032、第一源漏极1021、第二源漏极1022以及有源层101依然可以实现薄膜晶体管的功能，因此可以避免显示面板中出现亮点不良现象。
例如，如图3b所示，当第二栅极1032发生故障(例如图3b中圆圈虚线所示的位置发生故障)，例如当薄膜晶体管出现栅极一端断裂或有源层断裂时，此时因第一栅极1031依然与栅线连接从而可以保持正常工作，由第一栅极1031、第一源漏极1021、第二源漏极1022以及有源层101可以实现薄膜晶体管的功能，因此可以避免显示面板中出现暗点不良现象；例如，当在工艺加工过程中因栅极绝缘层113某处出现缺失或者在第二栅极1032和有源层101之间存在层间异物时，会使第二栅极1032和有源层101导通从而导致第二栅极1032的开关作用失效(例如图3b中圆圈虚线所示的位置发生故障)，此时例如可以用激光将第二栅极1032对应处的有源层101切断，例如沿如图3b中黑色实线121处将有源层101切断，因第一栅极1031依然可以正常工作，此时由第一栅极1031、第一源漏极1021、第二源漏极1022以及有源层101依然可以实现薄膜晶体管的功能，因此可以避免显示面板中出现亮点不良现象。
在本实施例中，配合有源层101的设计，第一栅极1031与第二栅极1032可以实现并联的电连接关系，当双栅中的其中一个栅极作用失效时，另一个栅极依然可以正常工作，从而可有效减少在显示面板中产生亮点和/或暗点的不良现象。
第二实施例
本实施例提供一种阵列基板10，其包括本发明任一实施例的薄膜晶体管结构。图4a示出了根据本实施例提供的阵列基板的平面结构图；图4b示出了沿图4a中的b-b’线剖取的阵列基板的剖面结构示意图。例如，该阵列基板10可以为各种类型的阵列基板，例如垂直电场型阵列基板、水平电场型阵列基板等。本实施例不限制于阵列基板的具体类型。
例如，参考图4a和图4b，本实施例以水平电场型阵列基板为例进行说明。该阵列基板10包括薄膜晶体管、金属层105、公共电极106和像素电极107等结构。例如，在该阵列基板10中，薄膜晶体管类似于一个开关的作用，在栅极控制下，外部数据信号例如可以通过薄膜晶体管向该阵列基板10中的像素电极107实施充电和放电。
如图4a和图4b所示，公共电极106例如可以设置在第一源漏极1021和第二源漏极1022之上。用于公共电极106的材料的示例包括铝、铝合金、铜或其他适合的材料，本实施例对此不做限定。
像素电极107例如设置在第一源漏极1021和第二源漏极1022之上，且与第二源漏极1022电连接。当然，本实施例包括但不限于此，例如，像素电极107也可以和第一源漏极1021电连接。本实施例中，像素电极107和公共电极106可以构成第一电容(即液晶电容，用于形成驱动液晶分子偏转的电场)的两个电极。当薄膜晶体管的栅极开关处于打开状态时，数据线102(本文后面将提到)接收的外部电压信号通过薄膜晶体管输入到对应的第一电容中，即给第一电容充电，以实现对像素电极107对应的像素的信号电压写入及保持。用于像素电极107的材料的示例包括钼、钼合金、钛、钛合金、ito、izo或其它适合的材料，本实施例对此不做限定。
需要说明的是，在本实施例中，公共电极106和像素电极107位于不同层以得到例如边缘电场开关型(ffs)或高级超维场开关型(ads)阵列基板，本实施例包括但不限于此，例如，公共电极106和像素电极107也可以同层设置，从而形成面内开关型(ips)阵列基板。
如图4a和图4b所示，金属层105例如可以与第一源漏极1021和第二源漏极1022设置在同一层，且金属层105通过层间绝缘层109和栅绝缘层113与有源层101电绝缘。金属层105例如可以与有源层101至少部分重叠，从而金属层105和有源层101可以构成第二电容的两个电极。金属层105通过过孔与公共电极106电连接，从而使第二电容与第一电容形成并联的电连接关系，使总电容量增加，从而可有效增加液晶像素的电位保持能力。用于金属层105的材料的示例包括铝、铝合金、铜或其他适合的材料，本实施例对此不做限定。
如图4a和图4b所示，该阵列基板10例如还可以包括衬底基板111、光阻挡层104、缓冲层112、多条数据线102、多条栅线103、绝缘层108和钝化层110等其它结构。
例如，衬底基板111的材质可以是玻璃基板、石英基板、塑料基板或其他适合材料的基板。
如图4a和图4b所示，光阻挡层104例如可以设置在衬底基板111和有源层101之间，且光阻挡层104例如与有源层101的第一沟道区1011和/或第二沟道区1012重叠，以避免有源层101受到外部光线照射产生光生载流子进而造成漏电流。用于光阻挡层104的材料的示例包括金属材料(例如银)、sinx、siox或其它适合的材料。
缓冲层112例如可以设置在衬底基板111上且覆盖光阻挡层104，该缓冲层112可以防止衬底基板111中的杂质离子扩散到之后形成的包括薄膜晶体管等电路层之中，防止对薄膜晶体管元件的阈值电压和漏电流等特性产生影响。用于该缓冲层112的材料的示例包括sinx、siox或其它适合的材料。
例如，在衬底基板111上由多条数据线102和多条栅线103彼此绝缘交叉界定子像素单元，每个子像素单元包括至少一个作为开关元件的上述任一实施例描述的薄膜晶体管和用于控制液晶排列的像素电极107等结构。在本实施例中，栅线103与第一栅极1031和第二栅极1032均电连接，栅信号通过栅线103被施加到第一栅极1031和第二栅极1032。用于栅线103的材料的示例包括铝、铝合金、铜或其它适合的材料，用于数据线102的材料的示例可以和栅线103相同，也可以不相同。
绝缘层108例如可以设置在衬底基板111上且覆盖栅绝缘层113，该绝缘层108例如可以包括多个过孔，公共电极106例如通过该绝缘层108中的过孔与金属层105电连接。用于绝缘层108的材料的示例包括甲基丙烯酸甲酯(pmma)或其它适合的材料。
钝化层110例如覆盖公共电极106以对公共电极106形成保护，用于钝化层110的材料的示例包括sinx、siox或其它适合的材料。
图4c示出了阵列基板20的剖面结构示意图，其为图4b所示结构的变型。
参考图4c，除了金属层105的位置外，该示例的阵列基板的结构与图4b中描述的阵列基板的结构基本上相同。在该示例中，金属层105例如可以与第一栅极1031和第二栅极1032同层设置。在本示例中，公共电极106和像素电极107可以构成第一电容的两个电极。当薄膜晶体管的栅极开关处于打开状态时，数据线102接收的外部电压信号通过薄膜晶体管输入到对应的第一电容中，即给第一电容充电，以实现对像素电极107对应的像素的信号电压写入及保持。金属层105通过栅绝缘层113与有源层101电绝缘，且金属层105和有源层101构成第二电容的两个电极。公共电极106例如通过过孔与金属层105电连接，从而使第二电容与第一电容形成并联的电连接关系，从而增加总电容量，进而有效增加液晶像素的电位保持能力。
图4d示出了根据本实施例提供的阵列基板的第一电容和第二电容的电路连接关系示意图。如图4d所示，由公共电极106和像素电极107形成第一电容的两个电极，由有源层101和金属层105形成第二电容的两个电极，且第一电容的公共电极106和第二电容的金属层105电连接，从而使第一电容和第二电容为并联的电连接关系。当阵列基板发生异常增加的漏电流时，单独一个第一电容的电位保持能力可能无法满足产品要求，此时通过在第一电容并联第二电容，增加了总电容量，从而可有效增加液晶像素电位保持能力，进而可使由漏电流所造成的电压变化量大大减少。
需要说明的是，为表示清楚，在本实施例中并没有给出该阵列基板的全部结构。为实现阵列基板的必要功能，本领域技术人员可以根据具体应用场景进行设置其它未示出的结构，本发明的实施例对此不做限制。
本实施例提供的阵列基板的其它技术效果，可参见上述实施例一描述的薄膜晶体管结构的技术效果，在此不再赘述。
本实施例还提供一种显示装置，其包括显示面板，该显示面板包括上述的阵列基板。该显示装置的技术效果，可参见上述实施例一描述的薄膜晶体管和实施例二描述的阵列基板的技术效果，在此不再赘述。
第三实施例
本实施例提供一种阵列基板的制造方法，图5a-5f示出了根据本实施例的阵列基板在制造过程中的剖视图。
如图5a所示，首先提供衬底基板111，衬底基板111例如可以是透明绝缘体，例如可以是玻璃基板、石英基板、塑料基板或其它适合的材料。
光阻挡层104例如可以形成在在衬底基板111上。用于光阻挡层104的材料的示例包括金属材料(例如铬、铜等)、有机材料(例如黑色的树脂材料)或其它适合的材料。光阻挡层104例如可以通过化学气相沉积或磁控溅射沉积处理形成，然后通过光刻工艺，例如通过光刻胶的涂覆、曝光、显影等工序最终形成图案化的光阻挡层104。
如图5b所示，缓冲层112例如可以形成在衬底基板111上且覆盖光阻挡层104，该缓冲层112可以防止衬底基板111中的杂质离子扩散到之后形成的包括薄膜晶体管等电路层之中，防止对薄膜晶体管元件的阈值电压和漏电流等特性产生影响。用于该缓冲层112的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。
如图5c所示，在缓冲层112上沉积例如非晶硅层，并对非晶硅层例如采用光刻工艺进行构图，以形成图案化的有源层101。
采用光刻工艺形成非晶硅有源层101例如包括：在缓冲层112上沉积非晶硅层之后，在非晶硅层的整个表面上形成光刻胶层(图中未示出)。通过包括曝光工序以及显影工序的光刻法处理对光刻胶层构图，以在非晶硅层上形成具有与所需形状的有源层101对应形状的光刻胶图案。然后利用上述光刻胶图案作为蚀刻掩模对非晶硅层构图，以在缓冲层112上形成所需形状的有源层101。本实施例中，形成的有源层101例如可以是具有开口的图形，也可以是封闭的图形，封闭的图形例如可以是圆形或多边形，其中多边形可以为规则多边形例如矩形或者不规则的多边形，本实施例中的有源层101以矩形为例进行说明。例如，参照图4a，形成的有源层101包括第一沟道区1011、第二沟道区1012、第一源漏区1013和第二源漏区1014。第一沟道区1011和第二沟道区1012相互并列形成，第一源漏区1013位于第一沟道区1011和第二沟道区1012之间，第二源漏区1014位于第一沟道区1011和第二沟道区1012之间且与第一源漏区1013相对设置，由此，由第一沟道区1011、第二沟道区1012、第一源漏区1013和第二源漏区1014构成形状为矩形的有源层101。
当然，在本发明的实施例中，形成的有源层101也可以是具有开口的形状。例如，在本实施例的一个示例中，具有开口形状的有源层101包括第一沟道区1011、第二沟道区1012、第一源漏区1013和第二源漏区1014。第一沟道区1011和第二沟道区1012相互并列形成，第一源漏区1013位于第一沟道区1011和第二沟道区1012之间，第二源漏区1014经第一沟道区1011或第二沟道区1012与第一源漏区1013相对设置，第一沟道区1011和第二沟道区区1012之间存在一定大小的开口。例如，当有源层101为开口形状时，第二源漏区1014还可以包括靠近开口的第一子源漏区1014a和第二子源漏区1014b，从而之后将要形成的第二源漏极1021例如可以分别与第一子源漏区1014a和第二子源漏区1014b电连接。有源层101的开口大小可以根据产品设计需求进行相应调整，本实施例对此不做限定。
本实施例中，例如有源层101的第一沟道区1011和/或第二沟道区1012形成为与光阻挡层104相重叠，由此可以避免有源层101受到外部光线照射产生光生载流子进而造成漏电流。
在本实施例中，用于有源层101的材料的示例包括非晶硅、多晶硅、金属氧化物半导体材料例如igzo或任何其它适合的材料。
当有源层101由多晶硅材料构成时，形成多晶硅有源层101的方法例如可以包括：在缓冲层112上沉积非晶硅层之后，在非晶硅层上的选择位置处(通常是后续形成源/漏区域处)采用溅射方法沉积诱导金属，然后进行退火处理，例如可以为rta(快速热退火)、ela(准分子激光退火)或炉退火等退火方法。在退火过程中，非晶硅有源层101与金属直接接触的区域首先发生金属诱导晶化(metal-inducedcrystallization，mic)，形成mic多晶硅区域，随后多晶硅晶粒横向生长入没有与金属直接接触的非晶硅区域，进而形成金属诱导横向晶化(metal-inducedlateralcrystallization，milc)的多晶硅区域。这样，有源层101中的非晶硅晶化转变为多晶硅。然后，在多晶硅有源层的整个表面上形成光刻胶层(图中未示出)，通过包括曝光工序以及显影工序的光刻法处理对光刻胶层构图，以在多晶硅层上形成具有与所需形状的有源层101对应形状的光刻胶图案。然后利用上述光刻胶图案作为蚀刻掩模对多晶硅层构图，以在缓冲层112上形成图案化的多晶硅有源层101。
如图5c所示，形成有源层101之后，例如可以形成覆盖有源层101的栅绝缘层113。用于栅绝缘层113的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。
如图5d所示，在形成栅绝缘层113之后，例如可以在栅绝缘层113上形成栅线103、第一栅极1031、第二栅极1032、层间绝缘层109、数据线102、第一源漏极1021、第二源漏极1022和金属层105等结构。
例如，栅线103形成在栅绝缘层113上且与有源层101的第一沟道区1011和第二沟道区1012都绝缘且交叠。用于栅线103的材料的示例包括铝、铝合金、铜或其它适合的材料。
例如，在本实施例中，第一栅极1031和第二栅极1032形成为同一条横向延伸的栅线103主体的一部分，即由第一栅极1031、第二栅极1032和栅线主体1033共同形成栅线103，并且第一栅极1031与有源层101的第一沟道区1011绝缘且交叠，第二栅极1032与有源层101的第二沟道区1012绝缘且交叠。但本实施例不限于此结构，例如第一栅极1031和第二栅极1032可以形成为从栅线103主体分支出来的同一分支电极部分，或者如图2e所示也可以分别形成为从栅线103主体分支出来的不同分支电极部分，即在栅线103与有源层101的第一沟道区1011绝缘交叠处分叉形成第一栅极1031，在栅线103与有源层101的第二沟道区1012绝缘交叠处分叉形成第二栅极1032。栅信号通过栅线103被施加到第一栅极1031和第二栅极1032。
例如，如图5d所示，层间绝缘层109覆盖栅线103、第一栅极1031和第二栅极1032。用于层间绝缘层109的材料的示例包括sinx、siox或其它适合的材料。
例如，如图5d所示，在形成层间绝缘层109后，可以在层间绝缘层109上形成数据线102(图中未示出)、第一源漏极1021、第二源漏极1022和金属层105。
本实施例中，数据线102和栅线103彼此绝缘交叉界定子像素单元，每个子像素单元例如包括至少一个作为开关元件的上述任一实施例描述的薄膜晶体管和用于控制液晶排列的像素电极107(本文后面将提到)。用于数据线102的材料的示例包括铝、铝合金、铜或其它适合的材料。
例如，第一源漏极1021、第二源漏极1022和金属层105可以形成在同一层上，且第一源漏极1021从数据线102分叉形成。为形成第一源漏极1021、第二源漏极1022和金属层105，在层间绝缘层109的整个表面上形成金属层(图中未示出)。用于金属层的材料的示例包括铝，铝合金、铜或其它适合的材料。金属层例如可以通过cvd或溅射处理形成。
在形成金属层之后，在金属层的整个表面上形成光刻胶层(图中未示出)。通过包括曝光工序以及显影工序的光刻法处理对光刻胶层构图，以在金属层上形成光刻胶图案(图中未示出)。利用光刻胶图案作为蚀刻掩模对金属层构图，以在层间绝缘层109上形成第一源漏极1021、第二源漏极1022和金属层105。
例如，第一源漏极1021可以与有源层101的第一源漏区1013电连接，第二源漏极1022可以与有源层101的第二源漏区1014电连接。在本实施例中，第一源漏极1021例如可以是漏极，第二源漏极1022例如可以是源极；或者，第一源漏极1021例如可以是源极，第二源漏极1022例如可以是漏极。当有源层101为开口图形时，例如，第二源漏区1014还可以包括第一子源漏区1014a和第二子源漏区1014b。第二源漏极1022通过过孔分别与第一子源漏区1014a和第二子源漏区1014b电连接。金属层105通过层间绝缘层109和栅绝缘层113与有源层101电绝缘。金属层105与有源层101至少部分重叠。
需要说明的是，在本实施例中，金属层105的位置包括但不限于此，例如，金属层105可以和第一栅极1031与第二栅极1032形成在同一层上，金属层105通过栅绝缘层113与有源层101电绝缘。
如图5e所示，绝缘层108例如可以形成在第一源漏极1021、第二源漏极1022和金属层105之上，并通过光刻工艺在该绝缘层108中形成多个过孔。用于绝缘层108的材料的示例包括无机绝缘材料或有机绝缘材料(例如丙烯酸类树脂)或其它适合的材料。
如图5e所示，公共电极106例如可以形成在绝缘层108之上且通过绝缘层108中的过孔与金属层105电连接。用于公共电极106的材料的示例包括铝、铝合金、铜、铜合金、ito或其它适合的材料。
如图5f所示，钝化层110例如可以形成在公共电极106之上以对公共电极106形成保护。用于钝化层110的材料的示例包括sinx、siox或其它适合的材料。
如图5f所示，像素电极107例如可以形成在钝化层110之上，通过与上述描述的形成第一源漏极1021和第二源漏极1022相同的光刻工艺对金属层进行构图，最终形成像素电极107。像素电极107例如可以与第二源漏极1022电连接。当然，本实施例包括但不限于此，例如，像素电极107也可以和第一源漏极1021电连接。像素电极107和公共电极106可以构成第一电容的两个电极。当薄膜晶体管的栅极开关处于打开状态时，数据线102接收的外部电压信号通过薄膜晶体管输入到对应的第一电容中，即给第一电容充电，以实现对像素电极107对应像素的信号电压写入及保持。因金属层105与有源层101至少部分重叠且绝缘，因此金属层105和有源层101可以构成第二电容的两个电极。公共电极106例如通过过孔与金属层105电连接，从而使第二电容与第一电容形成并联的电连接关系，增加了总电容量，进而可有效增加液晶像素的电位保持能力。用于像素电极107的材料的示例包括铝、铝合金、钼、钼合金、ito、izo或其它适合的材料。
需要说明的是，在本实施例中，公共电极106和像素电极107形成在不同层上，本实施例包括但不限于此，例如，公共电极106和像素电极107也可以形成在同一层上。
值得注意的是，在本实施例中，形成的薄膜晶体管为顶栅型结构，本实施例包括但不限于此，例如，薄膜晶体管可以为底栅型结构，例如将有源层形成于栅极之上。
在本实施中，配合有源层101的设计，第一栅极1031与第二栅极1032实现并联的电连接关系，即由第一栅极1031、第一源漏极1021、第二源漏极1022以及有源层101可以实现薄膜晶体管的功能；或者由第二栅极1032、第一源漏极1021、第二源漏极1022以及有源层101也可以实现薄膜晶体管的功能。当双栅中的其中一个栅极作用失效时，另一个栅极依然可以正常工作，从而可有效减少在显示装置中产生亮点和/或暗点的不良现象。另外，在本实施例中，由公共电极106和像素电极107形成第一电容的两个电极，由有源层101和金属层105形成第二电容的两个电极，且公共电极106和金属层105电连接，从而使第一电容和第二电容形成为并联的电连接关系。当阵列基板发生异常增加的漏电流时，单独一个第一电容的电位保持能力可能无法满足产品要求，此时通过在第一电容并联第二电容，增加了总电容量，从而可有效增加液晶像素电位保持能力，进而可使由漏电流所造成的电压变化量大大减少。
需要说明的是，为表示清楚，在本实施例中并没有给出该阵列基板的全部结构。为实现阵列基板的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本发明的实施例对此不做限制。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。