本申请享受以日本专利申请2017－59927号(申请日：2017年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及半导体存储装置及其制造方法。
背景技术：
近年来，提出使存储单元三维地集成而成的层叠型的半导体存储装置。在这样的层叠型的半导体存储装置中，在半导体基板上设有将电极膜与绝缘膜交替地层叠而成的层叠体，并设有贯通层叠体的半导体柱。而且，在电极膜与半导体柱的每个交叉部分形成有存储单元晶体管。在层叠型的半导体存储装置中，确保可靠性成为课题。
技术实现要素：
实施方式提供一种可靠性较高的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：层叠体，沿第一方向交替地层叠有电极膜以及绝缘膜；半导体部件，在上述第一方向上延伸；以及电荷蓄积部件，设于上述半导体部件与上述电极膜之间。上述电极膜具有：第一导电层，设于上述绝缘膜的上表面上以及上述绝缘膜的下表面上；以及第二导电层，在上述电极膜的第一部分，设于上述第一导电层间，该第二导电层由与上述第一导电层不同的材料形成。上述第一部分中的上述第一导电层的厚度，比上述第一部分与上述半导体部件之间配置的上述电极膜的第二部分中的上述第一导电层的厚度薄。
实施方式的半导体存储装置的制造方法具备如下工序：在层叠体形成第二方向上延伸的狭缝的工序，上述层叠体中，绝缘膜以及第一膜沿着第一方向交替地层叠，在内部设置有在上述第一方向上延伸的半导体部件，在上述半导体部件与上述第一膜之间设有电荷蓄积部件，上述第二方向与上述第一方向交叉；经由上述狭缝将上述第一膜去除，从而在上述绝缘膜之间形成空间的工序；经由上述狭缝，在上述空间的内表面上形成第三导电层的工序；经由上述狭缝，将上述第三导电层中的在上述空间的上述狭缝侧的第一部分配置的部分去除的工序；在上述第一部分中的上述空间的内表面上，经由上述狭缝形成比上述第三导电层薄的第四导电层的工序；以及在上述第一部分内形成第二导电层的工序。
附图说明
图1是表示第一实施方式的半导体存储装置的立体图。
图2是表示第一实施方式的半导体存储装置的俯视图。
图3是图2所示的a－a’线的剖面图。
图4是表示第一实施方式的半导体存储装置的硅柱周边的剖面图。
图5的(a)～(c)是表示第一实施方式的半导体存储装置的制造方法的剖面图。
图6的(a)～(c)是表示第一实施方式的半导体存储装置的制造方法的剖面图。
图7的(a)～(c)是表示第一实施方式的半导体存储装置的制造方法的剖面图。
图8是表示第二实施方式的半导体存储装置的剖面图。
图9的(a)～(c)是表示第二实施方式的半导体存储装置的制造方法的剖面图。
图10是表示第二实施方式的半导体存储装置的制造方法的剖面图。
具体实施方式
(第一实施方式)
以下，对第一实施方式进行说明。
图1是表示本实施方式的半导体存储装置的立体图。
图2是表示本实施方式的半导体存储装置的俯视图。
图3是图2所示的a－a’线的剖面图。
图4是表示本实施方式的半导体存储装置的硅柱周边的剖面图。
此外，各图是示意性的，适当地夸张以及省略来描绘。
如图1以及图2所示，在本实施方式的半导体存储装置1中，设有硅基板10。硅基板10例如由硅(si)的单晶形成。在硅基板10上设有层间绝缘膜81。层间绝缘膜81例如由硅氧化物(sio)形成。在层间绝缘膜81上设有源电极膜82。源电极膜82例如由添加了杂质的多晶硅形成。
以下，在本说明书中，为了方便说明，采用xyz正交坐标系。将与硅基板10的上表面10a平行且相互正交的2个方向“设为x方向”以及“y方向”，将与硅基板10的上表面10a垂直的方向设为“z方向”。另外，将z方向中的、从硅基板10朝向源电极膜82的方向也称作“上”，将其相反方向也称作“下”，但该表达只是为了方便，与重力的方向无关系。
另外，在本说明书中，“硅基板”是以硅(si)为主要成分的基板。关于其他构成要素也是相同的，在构成要素的名称包含材料名的情况下，其构成要素的主要成分是该材料。另外，一般来说硅是半导体材料，因此只要不特别说明，则硅基板是半导体基板。关于其他构成要素也是相同的，只要不特别说明，其构成要素的特性反映出主要成分的特性。
在硅基板10的上层部分以及层间绝缘膜81内形成有单元下电路90。单元下电路90是对后述的存储单元晶体管mc进行数据的写入、读出以及消除的驱动电路的一部分，例如包含传感放大器。例如，硅基板10的上层部分利用sti(shallowtrenchisolation：浅沟道隔离)84划分为多个有效区域，在某一有效区域形成有n形mosfet(metal-oxide-semiconductorfield-effecttransistor：金属氧化物半导体场效应晶体管)85，在其他有效区域形成有p形mosfet86。
另外，在层间绝缘膜81内设有多段布线87，也设有将布线87连接于硅基板10的接触窗(contact)88、以及将布线87彼此连接的引洞(via)89。此外，图1中的n形mosfet85、p形mosfet86以及布线87等的描写是示意性的，并非必须与实际的元件的尺寸以及配置一致。
在源电极膜82上设有硅氧化膜11。在硅氧化膜11上沿z方向交替地层叠有硅氧化膜12以及电极膜13。利用交替地层叠的多个硅氧化膜12以及多个电极膜13，形成有层叠体15。
在层叠体15形成有在x方向上延伸的狭缝43。利用狭缝43，在y方向上将层叠体15断开。在利用狭缝43断开的层叠体15内，各电极膜13在x方向上延伸。即，电极膜13在x方向上的长度比电极膜13在z方向上的长度(厚度)以及电极膜13在y方向上的长度(宽度)长。在狭缝43内设有硅氧化板18。另外，在利用狭缝43断开的层叠体15的y方向中央部分的上部设有在x方向上延伸的硅氧化部件19。
在层叠体15内设有在z方向上延伸并贯通层叠体15的硅柱30。硅柱30由多晶硅构成。硅柱30的形状例如是下端封闭的圆筒形。硅柱30的下端与源电极膜82连接，上端在层叠体15的上表面露出。硅柱30沿着在x方向上延伸的多个列、例如8个列周期性地排列。8列的硅柱30在硅氧化部件19的y方向两侧各配置有4列。从z方向观察时，硅柱30呈锯齿状排列。此外，硅柱30的配置并不限定于8列，例如也可以是4列。
在层叠体15上设有在y方向上延伸的多个位线22。位线22经由柱塞23连接于硅柱30的上端。因此，硅柱30连接于位线22与源电极膜82之间。
在层叠体15中，从上起1段或者多段的电极膜13作为上部选择栅线sgd发挥功能，在上部选择栅线sgd与硅柱30的每个交叉部分，构成上部选择栅晶体管std。硅氧化部件19配置于上部选择栅线sgd间。另外，从下起1段或者多段的电极膜13作为下部选择栅线sgs发挥功能，在下部选择栅线sgs与硅柱30的每个交叉部分，构成下部选择栅晶体管sts。
下部选择栅线sgs以及上部选择栅线sgd以外的电极膜13作为字线wl发挥功能，在字线wl与硅柱30的每个交叉部分，构成存储单元晶体管mc。由此，多个存储单元晶体管mc沿着各硅柱30串联连接，在其两端连接有下部选择栅晶体管sts以及上部选择栅晶体管std，形成有nand串。
如图3以及图4所示，在硅柱30内设有例如由硅氧化物构成的芯部件35。在硅柱30与电极膜13之间，从硅柱30朝向电极膜13依次设有隧道绝缘膜31、电荷蓄积膜32以及阻挡绝缘膜33。隧道绝缘膜31、电荷蓄积膜32以及阻挡绝缘膜33的形状是包围硅柱30的圆筒形。此外，在图1以及图2中，省略了芯部件35、隧道绝缘膜31、电荷蓄积膜32以及阻挡绝缘膜33。
隧道绝缘膜31是通常为绝缘性、但在被施加半导体存储装置1的驱动电压的范围内的规定的电压时流过隧道电流的膜，例如由硅氧化物(sio)形成。电荷蓄积膜32是具有蓄积电荷的能力的膜，例如由硅氮化物(sin)形成。阻挡绝缘膜33是即使在半导体存储装置1的驱动电压的范围内被施加电压、实质上也不会流过电流的膜，例如是层叠硅氧化层与高介电常数层而成的层叠膜。
如图2以及图3所示，电极膜13的构造在电极膜13的中央部分25与两端部分26不同。在由电极膜13中的狭缝43分割而成的部分，中央部分25配置于y方向中央部，两端部分26配置于y方向两端部。中央部分25以及两端部分26均在x方向上延伸。从z方向观察时，中央部分25与两端部分26的边界是在x方向上延伸的直线状。硅柱30贯通中央部分25。
在电极膜13中设有阻挡金属层27、绝缘层28、金属层29。阻挡金属层27例如由钛氮化物(tin)、钨氮化物(wn)等金属氮化物形成。阻挡金属层27设于硅氧化膜12的上表面上、下表面上、以及阻挡绝缘膜33的侧面上。绝缘层28例如由硅氧化物构成，配置于电极膜13的中央部分25中的阻挡金属层27之间。金属层29例如由钨(w)等金属构成，配置于电极膜13的两端部分26中的阻挡金属层27间。例如，金属层29的电阻率比阻挡金属层27的电阻率低。阻挡金属层27也配置于绝缘层28与金属层29之间。
而且，在z方向上，两端部分26中的阻挡金属层27的厚度ta比中央部分25中的阻挡金属层27的厚度tb薄。即，ta＜tb。厚度ta例如是厚度tb的一半以下。另一方面，电极膜13的厚度大致均匀。即，z方向上的中央部分25的厚度与两端部分26的厚度大致相等。因此，金属层29比绝缘层28厚。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图5的(a)～(c)、图6的(a)～(c)、图7的(a)～(c)是表示本实施方式的半导体存储装置的制造方法的剖面图。
首先，如图1所示，在硅基板10上形成层间绝缘膜81，并且形成单元下电路90。接下来，形成源电极膜82，在其上形成硅氧化膜11。
接下来，如图5的(a)所示，使硅氧化膜12以及硅氮化膜41交替地层叠，形成层叠体15。
接下来，如图3以及图4所示，在层叠体15形成z方向上延伸的存储器孔42，向存储器孔42的内表面上依次形成阻挡绝缘膜33、电荷蓄积膜32、隧道绝缘膜31、硅柱30以及芯部件35。接下来，在层叠体15的上部形成x方向上延伸的硅氧化部件19。硅氧化部件19将从上起1层或者多层的硅氮化膜41断开。
接下来，如图5的(b)所示，在层叠体15形成x方向上延伸的狭缝43。狭缝43贯通层叠体15以及硅氧化膜11而到达源电极膜82。此外，狭缝43只要到达层叠体15的最下层的硅氮化膜41即可。
接下来，通过经由狭缝43例如实施湿式蚀刻，将硅氮化膜41去除。由此，在去除硅氮化膜41后，形成空间44。在z方向上，空间44位于硅氧化膜12间。此时，由于阻挡绝缘膜33未被去除，因此阻挡绝缘膜33以及被其围起的电荷蓄积膜32、隧道绝缘膜31、硅柱30以及芯部件35残留，成为支承层叠体15的支柱。
接下来，如图5的(c)所示，例如通过cvd(chemicalvapordeposition：化学气相生长)法使钛氮化物(tin)或者钨氮化物(wn)等金属氮化物堆积。由此，在狭缝43的内表面上以及空间44的内表面上、即硅氧化膜12的上表面上、下表面上以及阻挡绝缘膜33的侧面上形成阻挡金属层27a。
如图6的(a)所示，例如通过cvd法使硅氧化物堆积。由此，在狭缝43内以及空间44内形成绝缘层28。
接下来，如图6的(b)所示，通过实施各向同性蚀刻，从狭缝43内以及空间44内的位于狭缝43侧的部分去除绝缘层28。其结果，从空间44内的狭缝43侧的部分(两端部分26)去除绝缘层28。此时，在空间44内的与狭缝43隔开的部分(中央部分25)残留有绝缘层28。
接下来，如图6的(c)所示，将残留的绝缘层28作为掩模，对阻挡金属层27a实施各向同性蚀刻。由此，从狭缝43的侧面上以及空间44的两端部分26内去除阻挡金属层27a。另一方面，在空间44的中央部分25内残留有阻挡金属层27a。
接下来，如图7的(a)所示，例如通过cvd法使钛氮化物或者钨氮化物等金属氮化物堆积。由此，在狭缝43的内表面上以及空间44的两端部分26的内表面上形成阻挡金属层27b。阻挡金属层27b也形成于绝缘层28的露出面上。阻挡金属层27b的厚度比阻挡金属层27a的厚度薄，例如设为一半以下，例如设为2～3nm(纳米)。
接下来，如图7的(b)所示，例如通过在原料气体中使用了六氟化钨(wf6)的cvd法，使钨(w)堆积。钨的堆积量成为将空间44内完全填埋且不将狭缝43内完全填埋的量。其结果，在空间44的两端部分26内以及狭缝43的内表面上形成金属层29。
接下来，如图7的(c)所示，通过实施蚀刻，从狭缝43的内表面上将金属层29以及阻挡金属层27b去除。此时，在空间44的两端部分26内使金属层29以及阻挡金属层27b残留。阻挡金属层27a以及27b一体化而成为阻挡金属层27。这样，在空间44内形成由阻挡金属层27、绝缘层28以及金属层29构成的电极膜13。
接下来，如图1～图4所示，通过在狭缝43内埋入硅氧化物，从而形成硅氧化板18。接下来，在层叠体15上形成柱塞23以及位线22，并与硅柱30连接。这样，制造出本实施方式的半导体存储装置1。
接下来，对本实施方式的效果进行说明。
在本实施方式的半导体存储装置1中，如图3所示，仅在电极膜13的两端部分26设有由钨构成的金属层29。因此，与电极膜13整体设置金属层29的情况相比较，能够减少钨所引起的应力，抑制层叠体15的变形。因此，半导体存储装置1的可靠性较高。
另外，利用阻挡金属层27以及绝缘层28而使阻挡绝缘膜33与金属层29隔开，因此，在图7的(b)所示的工序中，在使钨堆积时，cvd法的原料气体所含的氟不与阻挡绝缘膜33接触，另外，为了使填充于空间44内的原料气体中的氟到达阻挡绝缘膜33，需要在绝缘层28内以及阻挡金属层27内扩散而通过。因此，能够抑制氟进入阻挡绝缘膜33所围起的部分内而使存储单元晶体管mc劣化的情况。由此，也能够使半导体存储装置1的可靠性提高。
而且，在本实施方式中，如图3所示，电极膜13的两端部分26中的阻挡金属层27的厚度ta比中央部分25中的阻挡金属层27的厚度tb薄。因此，能够在中央部分25中将阻挡金属层27形成得较厚来确保导电性，并且在两端部分26中将金属层29形成得较厚来提高导电性。形成金属层29的钨等金属与形成阻挡金属层27的金属氮化物相比导电性更高，另外，两端部分26不被阻挡绝缘膜33等遮挡而在x方向上延伸，因此金属层29对电极膜13整体的导电性带来的影响较大。因此，通过较厚地形成金属层29，能够有效地提高电极膜13的导电性。由此，能够使半导体存储装置1的动作速度提高。
(第二实施方式)
接下来，对第二实施方式进行说明。
图8是表示本实施方式的半导体存储装置的剖面图。
图8所示的区域相当于第一实施方式中的图3所示的区域。
如图8所示，本实施方式的半导体存储装置2与前述的第一实施方式的半导体存储装置1(参照图1～图4)比较，不同点在于，在电极膜13的两端部分26在z方向上的厚度tc比中央部分25在z方向上的厚度td厚。即，tc＞td。另外，与第一实施方式相同地，配置于两端部分26的阻挡金属层27的厚度ta比配置于中央部分25的阻挡金属层27的厚度tb薄。即，ta＜tb。因此，与第一实施方式比较，金属层29更厚。换言之，绝缘膜12中的被电极膜13的两端部分26夹着的部分在z方向上的厚度，比绝缘膜12中的被电极膜13的中央部分25夹着的部分的厚度薄。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图9的(a)～(c)、图10是表示本实施方式的半导体存储装置的制造方法的剖面图。
首先，利用与前述的第一实施方式相同的方法，实施图5的(a)～(c)、图6的(a)～(c)所示的工序。
接下来，如图9的(a)所示，经由狭缝43实施对于硅氧化物的各向同性蚀刻。由此，空间44的内表面上的未被阻挡金属层27a覆盖的区域凹陷，空间44在z方向上扩展。此时，绝缘层28的露出面也凹陷。
接下来，如图9的(b)所示，例如通过cvd法使钛氮化物堆积。由此，在狭缝43的内表面上以及空间44的两端部分26的内表面上形成阻挡金属层27b。阻挡金属层27b比阻挡金属层27a薄，例如设为一半以下。
接下来，如图9的(c)所示，例如通过在原料气体中使用了六氟化钨(wf6)的cvd法，使钨(w)堆积。由此，在空间44的两端部分26内以及狭缝43的内表面上形成金属层29。
接下来，如图10所示，通过实施蚀刻，从狭缝43的内表面上将金属层29以及阻挡金属层27b去除，并且使其在空间44的两端部分26内残留。由此，在空间44内形成电极膜13。之后的制造方法与前述的第一实施方式相同。这样，制造出本实施方式的半导体存储装置2。
接下来，对本实施方式的效果进行说明。
在本实施方式中，在图9的(a)所示的工序中，使空间44在z方向上扩展，因此，如图8所示，在制造后的半导体存储装置2中，电极膜13的两端部分26在z方向上的厚度tc比中央部分25在z方向上的厚度td上的厚。由此，与前述的第一实施方式比较，能够进一步加厚金属层29，由此能够进一步提高电极膜13的导电性。
本实施方式中的上述以外的构成、制造方法以及效果与前述的第一实施方式相同。
根据以上说明的实施方式，能够实现可靠性较高的半导体存储装置及其制造方法。
此外，在前述的第一以及第二实施方式中，示出了利用钛氮化物等金属氮化物形成阻挡金属层27、利用钨等金属形成金属层29的例子，但并不限定于此，而是能够使用任意的导电性材料。
另外，在前述的第一以及第二实施方式中，示出了利用硅氧化物形成绝缘层28的例子，但并不限定于此，而是能够使用任意的绝缘性材料。另外，只要不会产生应力所导致的形状不合格以及工艺气体所导致的品质劣化等不良情况，也可以取代绝缘层28而设置导电层。而且，也可以取代设置绝缘层28而形成气隙。
而且，在前述的第一以及第二实施方式中，示出了在硅基板10与层叠体15之间设有单元下电路90以及源电极膜82、且硅柱30的下端连接于源电极膜82的例子，但并不限定于此。例如，也可以不设置单元下电路90以及源电极膜82，而是使硅柱30的下端连接于硅基板10。在该情况下，例如可以在硅板18内设有从上层布线对硅基板10施加源极电位的导电部件。
另外，在前述的第一以及第二实施方式中，示出了必须在阻挡绝缘膜33与硅氧化板18之间配置有绝缘层28的例子，但并不限定于此。例如，根据工序条件的不同，存在越靠层叠体15的上部、则存储器孔42的直径越大、狭缝43的宽度越宽的情况，在该情况下，在层叠体15的上部，距狭缝43最近的存储器孔42与狭缝43的距离变短。因此，在图6的(b)所示的工序中，有时不在距狭缝43最近的阻挡绝缘膜33与狭缝43之间残留绝缘层28。在这样的情况下，阻挡绝缘膜33也至少利用阻挡金属层27而与cvd法的原料气体隔开，因此能够抑制氟所导致的存储单元晶体管mc的损伤。
以上，说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，只要是不脱离发明的主旨的范围，就能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。