半导体器件及其制造方法与流程

2016年12月26日提交的日本专利申请第2016-250698号的包括说明书、附图和摘要的公开结合于此作为参考。

本发明涉及半导体器件及其制造方法，具体地，可以适当地应用于包括mos(金属氧化物半导体)晶体管的半导体器件。

背景技术：

用于小型化mos晶体管且同时保持它们的特性的技术是非常重要的。例如，为了精确地将形成在掩模板(reticle)中的图案(以下称为“掩模板图案”)转印到半导体器件中包括的膜上，使用光学模拟的掩模板图案校正技术已投入使用。

例如，在日本未审查专利申请公开第2006-58413号中，公开了基于opc校正图案(通过光学邻近校正来校正)形成掩模并且使用由此形成的掩模来执行晶圆处理的技术。

技术实现要素：

本发明的发明人认真进行了研究，以改进包括mos晶体管的半导体衬底的特性。

一种mos晶体管包括：有源区，通过隔离绝缘区来限定；栅电极，经由栅极绝缘膜设置在有源区上方；以及源极区和漏极区，形成在半导体衬底中，位于栅电极的两侧上。mos晶体管中包括的有源区和栅电极被处理成与用于mos晶体管的电路布局相对应的各种形状。例如，耦合至源极和漏极区的延伸部形成在有源区中，并且用作接触区的宽部包括在栅电极中。如在平面图中所示，延伸部和宽部包括拐角，但是这种拐角没有以高精度形成(稍后进行描述)，这会导致半导体器件元件的特性劣化的问题。

诸如上述opc校正的技术可以改进处理精度，但是对处理精度存在限制。因此，期望对器件结构和制造方法进行研究，来使得在不依赖于处理精度的情况下允许半导体器件保持其特性。

本发明的其他目的和新颖特征将从本说明书和附图的描述中变得清楚。

以下概述根据本申请中公开的典型实施例的结构。

在本申请中公开的典型实施例的半导体器件中，如在平面中和所示，规则的有源区或栅电极包括从长边侧突出的突出部(延伸部)以及从另一长边侧凹陷且对应于突出部的切除部(cut-awayprotion)。

在本申请中公开的典型实施例的半导体器件制造方法中，在形成处理中，规则的有源区或栅电极形成为包括从长边侧突出的突出部以及从另一长边侧凹陷且对应于突出部的切除部。

根据本申请中公开的典型实施例的半导体器件，可以改进半导体器件的特性。

根据本申请中公开的典型实施例的半导体器件制造方法，可以制造具有良好特性的半导体器件。

附图说明

图1是示意性示出第一实施例的半导体器件的结构的平面图。

图2是示出第一实施例的半导体器件的结构的截面图。

图3是示出第一实施例的半导体器件的有源区的平面图。

图4是示出用于第一实施例的半导体器件的制造工艺的掩模板图案的平面图。

图5是示出比较示例的半导体器件的结构的平面图。

图6a和图6b分别是示出根据比较示例的半导体器件的结构的平面图。

图7是示出第一实施例的半导体器件的结构的平面图。

图8a1、图8a2、图8b1、图8b2和图8c示出了形成有切除部或者不形成有切除部的有效扩散层宽度。

图9a、图9b、图9c和图9d是示出切除部尺寸以及延伸部、栅电极和切除部之间的位置关系的示图。

图10是示出用于第一实施例的半导体器件的制造处理的截面图。

图11是示出用于第一实施例的半导体器件的制造工艺的截面图。

图12是示出用于第一实施例的半导体器件的制造工艺的掩模板图案的平面图。

图13是示出用于第一实施例的半导体器件的制造工艺的截面图。

图14是示出用于第一实施例的半导体器件的制造工艺的平面图。

图15是示出用于第一实施例的半导体器件的制造工艺的截面图。

图16是示出用于第一实施例的半导体器件的制造工艺的截面图。

图17是示出用于第一实施例的半导体器件的制造工艺的截面图。

图18是示出用于第一实施例的半导体器件的制造工艺的截面图。

图19是示出用于第一实施例的半导体器件的制造工艺的截面图。

图20是示出用于第一实施例的半导体器件的制造工艺的截面图。

图21是示出用于第一实施例的半导体器件的制造工艺的截面图。

图22是示出用于第二实施例的半导体器件的制造工艺的掩模板图案的平面图。

图23是示出第二实施例的半导体器件的有源区的平面图。

图24是示出第三实施例的半导体器件的有源区的平面图。

图25是示出用于第三实施例的半导体器件的制造工艺的掩模板图案的平面图。

图26是示出第四实施例的半导体器件的结构的平面图。

图27是示出第五实施例的半导体器件的结构的平面图。

图28是示出第五实施例的半导体器件的另一结构的平面图。

图29a、图29b和图29c分别是示出切除部的示例性形状的平面图。

具体实施方式

以下，本发明的描述将被划分为两个或更多个部分，或者将为了方便根据需要配置为两个或更多个实施例。除非另有指定，否则这些部分和实施例不相互无关。例如，在这些部分和实施例中，一个是另一个的部分或总体修改，一个表示另一个的应用，或者一个是另一个的详细描述或者补充。此外，在以下实施例的描述中提到的数字(例如，表示计数的数字、数值、量或范围)不表示限定值，即，它们可以更小或更大，除非另有指定或者原理上明显限定。

此外，以下实施例的组成元素(包括步骤)不必须是必不可少的，除非另有指定或者原理上明显认为是必不可少的。类似地，以下描述中提到的组成元件的形状和它们之间的位置关系包括基本接近或类似的形状和位置关系，除非另有指定或者原理上明显地严格限于这些形状和位置关系。这还适用于数字(例如，表示计数的数字、数值、量或范围)。

以下将参照附图详细地描述本发明的实施例。应注意，在描述以下实施例时提到的所有附图中，具有相同功能的构件由相同或相关的符号来表示，并且这些构件将不进行重复描述。此外，在包括多个类似构件(部分)的情况下，这些多个类似构件(部分)中的一个或具体的多个可以通过通用符号添加对应或具体符号来表示。此外，一般来说，在以下实施例的描述中，相同或相似的部分将不再重复描述，除非特别需要。

此外，在描述以下实施例提到的附图中，即使在截面中也可以省略剖面线，从而使得截面图易于理解。此外，即使在平面图中，也可以使用阴影来使得平面图易于理解。

在截面图或平面图中，部件不是必须表示为对应于它们的实际尺寸。特定部件可以表示得相对较大，以使得附图易于理解。这还应用于相互对应的截面图和平面图。

第一实施例

以下将参照附图描述根据本发明的第一实施例的半导体器件的结构。

<结构>

图1是示意性示出第一实施例的半导体器件的结构的平面图。图2是第一实施例的半导体器件的结构的截面图。图2表示沿着图1中的线a-a截取的截面图。

如图1和图2所示，本实施例的半导体器件包括mos晶体管。以下描述基于mos晶体管是n型mos晶体管(还称为“n沟道mosfet”)的假设。

n型mos晶体管形成在半导体衬底s中形成的p阱区(也称为“p型扩散层区”)pw的主面上方。即，n型mos晶体管包括经由栅极绝缘膜gi形成在p阱区pw上方的栅电极ge以及在半导体衬底s(在p阱区pw中)中形成在栅电极ge两侧上的源极和漏极区(扩散层)。源极和漏极区均包括低浓度n型半导体区nm和高浓度n型半导体区np。该结构被称为ldd(轻掺杂漏极)结构。侧壁绝缘膜sw形成在栅电极ge的每一侧上。低浓度n型半导体区nm自对准地形成在栅电极ge的两侧上。高浓度n型半导体区np自对准地形成在侧壁绝缘膜sw的两侧上。

例如使用硅化(自对准硅化物)技术，金属硅化物层sil(金属硅化物膜)形成在高密度n型半导体区np和栅电极ge上方。金属硅化物膜sil例如由硅化钴层形成。插塞(接触部)p1形成在金属硅化物层sil上方。插塞p1均由填充在耦合孔c1中的导电膜形成，其中耦合孔c1形成在层间绝缘膜il1中。

上述n型mos晶体管形成在被元件隔离部sti环绕的有源区ac中(参见图1)。元件隔离区sti由填充在元件隔离沟槽t中的绝缘膜形成。例如，有源区ac是p阱区pw的露出区域。本实施例的n型mos晶体管形成在有源区ac的晶体管区域ta中。

晶体管区域ta是矩形区域，其长边侧在x方向上延伸。栅电极ge被近似形成为矩形，其长边侧在y方向上延伸且横越晶体管区域ta延伸。在栅电极ge的一端处，形成宽部并且插塞p1形成在该宽部上。在晶体管区域ta中，源极和漏极区分别形成在栅电极ge的两侧上。参见图1，栅电极ge左侧上的区域经由延伸部(也称为“突出部”)耦合至接触区ca(也称为“电源耦合区”)。在该结构中，延伸部1a从晶体管区域ta延伸的部位被弯曲。因此，有源区ac包括晶体管区域ta、延伸部1a和接触区ca。晶体管区域ta还包括对应于延伸部1a的切除部2a。

即，晶体管区域ta包括：延伸部1a，其从沿着x方向延伸的一侧l1(长边侧)突出；以及切除部2a，其从沿着x方向延伸的一侧(长边侧)l2凹陷。这些部分至少形成在栅电极ge的一侧(图1中的左侧)上的源极/漏极区域中。延伸部1a具有表示为l1ax的x方向尺寸以及表示为l1ay的y方向尺寸。切除部2a具有表示为l2ax的x方向尺寸以及表示为l2ay的y方向尺寸。d1表示延伸部1a和栅电极ge之间的距离。d2表示切除部2a和栅电极ge之间的距离。

如上所述，在与形成延伸部1a的侧面l1相对的侧面l2上的切除部2a使得可以最小化半导体器件，并且有利于改进半导体器件的特性。

图3是示出本实施例的半导体器件的有源区的平面图。图4是示出用于本实施例的半导体器件的制造工艺的掩模板图案的平面图。

尽管在图1中有源区ac表示为反映掩模板图案(也称为“掩模图案”)的形状，但其还包括以近似成90度的侧面形成的边角。然而，实际上，有源区ac形成图3所示的圆化边角。

例如，如下形成这种圆化边角：(1)当光刻胶膜pr被曝光并且被处理用于显影时，图案边角由于光学图像模糊而圆化；(2)在将光刻胶用作掩模的蚀刻工艺中圆化图案边角；以及(3)当首先形成掩模板图案时圆化图案边角。因此，难以在例如有源区ac的图案中形成由大约成90度的侧面(沿x方向延伸的侧面l1和延伸部1a)限定的边角。因此，有源区ac的边角如图3所示圆化。

当有源区ac具有圆化部分(其中，如图5所示，栅电极ge形成在从沿x方向延伸的侧面l1延伸出延伸部1a的位置附近)，需要增加延伸部1a和栅电极ge之间的距离d1，从而不允许栅电极ge与附近的圆化部分重叠。例如，要求距离d1为60nm或更大。在不进行上述考虑的情况下，当为了器件小型化而将栅电极ge如图6b所示形成在延伸部1a附近时，栅电极ge与有源区ac的附近圆化部分重叠，并且使得栅极宽度w增加。图5、图6a和图6b是示出用于比较的半导体器件的示例性布置的平面图。

如上所述，用于比较的示例性半导体器件不能够促进半导体器件小型化。此外，示例性半导体器件中的栅极宽度变化阻止保持期望特性。

另一方面，根据本实施例，如图7所示，形成切除部2a对应于延伸部1a，并且切除部2a与沿x方向延伸的侧面l2相交的位置处形成的边角被圆化，从而，减小了有源区ac的面积。通过在切除部2a与沿x方向延伸的侧面l2相交的位置形成圆化部分所引起的有源区ac面积的减小弥补了由延伸部1a与沿x方向延伸的侧面l1相交的位置处的圆化部分所引起的增加。由延伸部1a与沿x方向延伸的侧面l1相交的位置处形成的圆化部分增加的有源区ac部分都被表示为圆化部分r1。通过切除部2a与沿x方向延伸的侧面l2相交的位置处形成的圆化部分所减小的有源区ac部分都被表示为圆化部分r2。

由于由圆化部分r1的形成所引起的有源区ac的面积增加被由圆化部分r2的形成所引起的有源区ac的面积减小消除，所以在延伸部1a附近形成栅电极ge不会改变栅极宽度(w)。这改进了mos晶体管的特性。以这种方式，还可以减小延伸部1a和栅电极ge之间的距离，使得可以促进mos晶体管的小型化。图7是示出本实施例的半导体器件的结构的平面图。

图8a1、图8b1、图8a2、图8b2和图8c示出了形成切除部和不形成切除部的情况下的有效扩散层宽度。对均沿着x方向延伸的晶体管区域ta和接触区ca通过沿y方向延伸的延伸部1a耦合并且包括切除部2a的有源区ac的情况(参见图8a1)和有源区ac不包括切除部2a的另一情况(参见图8b1)进行了研究。图8a2示出了包括切除部2a的有源区ac的sem图像。图8b2示出了不包括切除部2a的有源区ac的sem图像。为了更好地对称，图8a1和图8a2所示的有源区ac包括两个切除部2a。

从图8a2和图8b2之间的比较看出，在图8b2的情况下，在图中从右到左的方向上，表示有效扩散层宽度的有源区a和b之间的距离朝向延伸部1a变大。在图8a2的情况下，形成有切除部2a，在图中从右到左的方向上，有效扩散层宽度(a和b之间)朝向延伸部1a保持几乎不变，即使有效扩散层宽度向上偏移。图8c示出了相对于x方向上的位置的有效扩散层宽度(nm)。沿着x轴的位置值朝向延伸部1a变大。在图8c中，曲线b对应于没有形成切除部的图8b2，以及曲线a对应于形成有切除部2a的图8a2。如图所示，由曲线b表示的有效扩散层宽度在x方向上朝着延伸部1a变大，而由曲线a表示的有效扩散层宽度在x方向上朝着延伸部1a保持几乎不变。

如上所述，根据本实施例，通过在与形成延伸部1a的侧面l1相对的侧面l2上形成切除部2a，可以抑制有效扩散层宽度发生在延伸部1a和栅电极ge之间的变化。这减小了栅极宽度变化，并且有利于改进半导体器件的特性。此外，即使在减小延伸部1a和栅电极ge之间的距离的情况下，也可以保持半导体器件的期望特性，并且可以有利于半导体器件的小型化。

接下来，将对切除部2a的尺寸以及延伸部1a、栅电极ge和切除部2a之间的位置关系进行描述。图9a至图9d示出了切除部尺寸以及延伸部、栅电极和切除部之间的位置关系。

如图9a、图9b和图9c所示，随着切除部2a沿y方向的长度(l2ay)以l2ay1、l2ay2和l2ay3的顺序增加，圆化部分(切除部2a与沿x方向延伸的侧面l2相交的位置处减小的有源区ac部分)r2相应地变得更大。换句话说，随着切除部2a在y方向上的长度(l2ay)增加，圆化部分r2的边缘处的曲率半径变得更大。此外，随着切除部2a在y方向上的长度(l2ay)增加，圆化部分r2的边缘处的曲线变得更平滑。此外，随着切除部2a在y方向上的长度(l2ay)增加，圆化部分r2的边缘的曲率半径变得更小。

如上所述，可以通过调整切除部2a在y方向上的长度(l2ay)来调整圆化部分r2的尺寸。例如，切除部2a在y方向上的长度(l2ay)对应于沿近似矩形的切除部2a的y方向上延伸的侧面中位于栅电极ge侧上的侧面的虚设长度。

尽管在图1中延伸部1a和栅电极ge之间的距离d1大约与切除部2a和栅电极ge之间的距离d2相等，但是距离d2不是必须如图1所示，因此切除部2a的位置不是必须如图1所示。

例如，如图9d所示，即使当距离d2大于距离d1时，也可以通过使圆化部分r2更大来如参照图7所述通过由圆化部分r2的形成引起的有源区ac的面积减小来抵消由圆化部分r1的形成引起的有源区ac的面积增加。

延伸部1a、栅电极ge和切除部2a之间的位置关系优选如下。

距离d1优选地不超过栅极长度l的两倍(d1≤2×l)。距离d2优选地等于或大于距离d1，同时等于或小于距离d1与x方向上的长度(l2ay)的两倍的总和(d1≤d2≤(d1+2×l2ax))。距离d2更优选地等于或大于距离d1，同时等于或小于距离d1和延伸部1a在x方向上的长度(l2ax)的总和(d1≤d2≤(d1+l2ax))。在这种情况下，在近似为矩形的切除部2a沿y方向延伸的侧面中，栅电极ge侧上的侧面对应于延伸部a定位。

如上所述，可以改变切除部2a的尺寸以及延伸部1a、栅电极ge和切除部2a之间的关系。例如，关于掩模板以及圆弧部分r1和r2的形状，可以使用光刻模拟器或者基于经验数据来调整切除部2a的形状和位置。

<制造方法>

接下来，参照图10至图21，将描述本实施例的半导体器件的制造方法，并且本实施例的半导体器件的结构将变得清楚。图10、图11、图13和图15至图21是分别示出用于本实施例的半导体器件的制造工艺的截面图。图12是用于本实施例的半导体器件的制造工艺的掩模板图案的平面图。图14是示出用于本实施例的半导体器件的制造工艺的平面图。

首先，如图10所示，准备半导体衬底s。例如，半导体衬底s是p型单晶硅衬底，其例如具有1至10ωcm的特定电阻。

接下来，如图11所示，硬掩模hm(例如，包括氧化硅膜以及形成在氧化硅膜上方的氮化硅膜的膜堆叠件)形成在半导体衬底s上方，然后光刻胶膜pr形成在硬掩模hm上方。接下来，通过使用光刻技术执行曝光和显影，去除元件隔离区(也称为“隔离绝缘区”)中的光刻胶膜pr。例如，图12所示的掩模板图案rp被转印至(通过曝光)光刻胶膜pr，并且硬化除元件隔离区之外的区域(有源区)中的光刻胶膜pr。然后，通过向光刻胶膜pr施加显影溶液，去除元件隔离区中的光刻胶膜pr部分。掩模板图案rp包括与晶体管区ta、延伸部1a、接触区ca和切除部2a对应的部分(rta、r1a、rca、r2a)。使用掩模板图案rp处理的图案不需要在尺寸上1:1地对应于掩模板图案rp。存在它们的尺寸减小的情况。

在上述工艺中，被处理的光刻胶膜pr可以形成与在上述光刻胶图案rp所述圆化的边角部分相对应的圆化部分(参见图12)。光刻胶膜pr还可以根据光刻胶膜pr的光敏性来形成圆化部分。此外，光刻胶膜pr还可以在经受显影时形成圆化部分。

接下来，将光刻胶膜(掩模膜)pr用作掩模来蚀刻硬掩模hm，然后例如通过灰化去除光刻胶膜pr。边角圆化还可以发生在蚀刻硬掩模hm时。通过上述光刻和蚀刻执行的膜处理(在这种情况下为硬掩模hm的处理)被称为图案化。

接下来，如图13所示，通过使用硬掩模(掩模膜)蚀刻半导体衬底s2来形成元件隔离沟槽t。即，形成通过元件隔离沟槽t限定的有源区ac(参见图14)。此时，在平面图中看到的有源区ac的图案如图14所示包括圆化部分。然而，由圆弧部分r1的形成引起的有源区ac面积的增加弥补了由圆化部分r2的形成引起的有源区ac面积的减小(参见图7)，使得抑制了有源区ac的宽度w在延伸部1a附近的变化。

接下来，例如使用cvd方法，在硬掩模hm上方沉积氧化硅膜，包括在元件隔离沟槽t的内部。然后，例如使用cmp方法去除元件隔离沟槽外的氧化硅膜。以这种方式，在元件隔离沟槽中填充如氧化硅膜的绝缘膜，从而形成元件隔离部sti。元件隔离的这种方法被称为sti(浅沟槽隔离)方法。随后，去除硬掩模hm，并且调整元件隔离部sti的高度(参见图15)。

接下来，如图16所示，在半导体衬底(有源区ac)s中形成p阱区pw。这例如通过将光刻胶膜(未示出)用作掩模来将p型杂质离子注入到半导体衬底(有源区ac)s中来进行，其中，光刻胶膜具有形成于其中的表示将被形成的p阱区pw的图案。随后，例如通过灰化去除光刻胶膜(未示出)。

接下来，如图17所示，形成栅极绝缘膜gi和栅电极ge。例如，通过热处理半导体衬底s(热氧化处理)，由氧化硅膜形成的栅极绝缘膜gi形成在p阱区pw的表面上方。代替热氧化膜，栅极绝缘膜gi可以由通过cvd方法形成的膜来形成。该膜不是必须是氧化膜。还可以使用氮化物膜或者高介电常数膜(高k膜)。接下来，例如通过cvd方法，在栅极绝缘膜gi上方将多晶硅膜(栅电极层)沉积为导电膜。通过使用光刻技术和干蚀刻技术图案化沉积的多晶硅膜来形成栅电极ge。

接下来，如图18和图19所示，在p阱区pw中，分别在栅电极ge的两侧上形成ldd结构的源极和漏极区。例如，如图18所示，通过在栅电极ge两侧上的p阱区pw部分中注入诸如砷(as)或磷(p)的n型杂质(n型杂质离子)来形成n^-型半导体区域nm。此时，n^-型半导体区nw形成为与栅电极ge的侧壁自对准。接下来，如图19所示，侧壁绝缘膜sw形成在栅电极ge的侧壁上方。例如，通过在包括栅电极ge的表面的半导体衬底s上方沉积绝缘膜(例如，氧化硅膜)，然后回蚀绝缘膜，在栅电极ge的侧壁上方形成侧壁绝缘膜sw。除单层氧化硅膜之外，侧壁绝缘膜sw可以由作为单层氮化硅膜的这种绝缘膜或者包括氧化硅膜和氮化硅膜的堆叠膜来形成。

接下来，将栅电极ge和侧壁绝缘膜sw用作掩模，在栅电极ge的两侧的p阱区pw部分中，通过注入诸如砷(as)或磷(p)的n型杂质来形成n⁺型半导体区np。此时，n⁺型半导体区np形成为与形成在栅电极ge的侧壁上方的侧壁绝缘膜sw自对准。以这种方式，形成ldd结构的源极和漏极区，其包括n^-型半导体区域nm和n⁺型半导体区np。n⁺型半导体区np的杂质浓度高于n^-型半导体区域nm的杂质浓度，并且形成为深于n^-型半导体区域nm。

随后，通过热处理(激活处理)来激活源极和漏极区中注入的杂质。

可以通过上述工艺来形成n型mos晶体管。可以通过反转杂质的上述导电类型来形成p型mos晶体管。

随后，如图20所示，使用硅化物技术，金属硅化物层sil形成在源极和漏极区(n⁺型半导体区np)和栅电极ge的上侧上方。金属硅化物层sil可以减小扩散电阻和接触电阻。例如，诸如co膜的金属膜形成在半导体衬底s(包括栅电极ge的上侧)上方，然后热处理半导体衬底，从而引起源极和漏极区与上述金属膜之间以及栅电极ge和上述金属膜之间的反应。因此，由cosix(硅化钴)形成的金属硅化物层sil形成在源极和漏极区(n⁺型半导体区np)以及栅电极ge的上侧上方。随后，去除未反应的金属膜。

接下来，如图21所示，形成层间绝缘膜。例如，通过cvd方法在半导体衬底s上方形成绝缘膜il1a(例如，氮化硅膜)，然后通过cvd方法在绝缘膜il1a上方形成由相对较厚氧化硅膜形成的绝缘膜il1b。以这种方式，形成包括绝缘膜il1a和il1b的堆叠件的层间绝缘膜。接下来，通过将光刻胶膜(未示出)用作掩模蚀刻层间绝缘膜il1(il1a、il1b)来形成耦合孔c1，该掩模具有与将要形成插塞p1的区域对应定位的通孔。随后，去除光刻胶膜(未示出)，然后在包括耦合孔c1的内侧的层间绝缘膜il1上方将包括阻挡膜(未示出)和金属膜(例如，钨膜)的堆叠膜沉积为导电膜。最后，例如通过cmp方法去除耦合孔c1外的导电膜。如上所述，通过在耦合孔c1中沉积导电膜来形成插塞p1(参见图1和图2)。

随后，在包括插塞p1的上侧的层间绝缘膜il1上方形成布线(未示出)。例如，可以通过在包括插塞p1的上侧的层间绝缘膜il1上方沉积导电膜(例如，铝膜)，并且图案化沉积的导电膜来形成布线。布线可以通过镶嵌(damascene)方法来形成。例如，可以通过以下方法来形成布线：在层间绝缘膜il1上方形成绝缘膜，通过图案化绝缘膜来形成布线沟槽，然后在布线沟槽中填充导电膜(例如，铜膜)。

此外，可以通过重复层间绝缘膜、插塞和布线的形成来在多层中形成布线。在这种情况下，例如，保护膜形成在顶层布线上方，然后形成在顶层布线上方的保护膜被部分地去除，以露出顶层布线的部分(焊盘电极)。

可以通过上述工艺来形成本发明的半导体器件。

第二实施例

作为本发明的第二实施例，将描述半导体器件制造方法，其中使用利用opc校正和切除部的掩模板图案。

图22是示出用于第二实施例的半导体器件的制造工艺的掩模板图案的平面图。图23是示出第二实施例的半导体器件的有源区的平面图。

如图22所示，掩模板图案rp包括与晶体管区ta、延伸部1a、接触区ca和切除部2a相对应的部分(rta、r1a、rca和r2a)。在图22所示的掩模板图案rp中，形成基于opc校正的校正图案rcp，其中对应于延伸部1a的部分r1a与对应于晶体管区ta的部分rta相交。在这种情况下，近似为l形状的切除图案被形成为部分r1a与部分rta相交的校正图案rcp。

当使用包括校正图案rcp的掩模板图案处理光刻胶膜、硬掩模hm或半导体衬底s时，如平面图所示，减小被处理部分的相邻部分形成的边角的圆化，即，边角曲线变得更尖锐，更加接近直角(参见图23)。

参照图23，以下将比较由有源区ac的施加校正图案rcp的边角形成的圆化部分r1和由有源区ac的不施加校正图案的边角形成的圆化部分r3。在延伸部1a与沿x方向延伸的侧面l1相交的位置处形成的圆化部分r1被定位为比圆化部分r3更接近栅电极(ge)，其中该圆化部分r3也形成在延伸部1a与沿x方向延伸的侧面l1相交的位置处。圆化部分r1的边缘的曲率半径r1小于圆化部分r3的边缘的曲率半径r3。此外，圆化部分r1的边缘的曲率大于圆化部分r3的边缘的曲率。此外，圆化部分r1的边缘与圆化部分r3的边缘相比更加尖锐弯曲。因此，通过施加校正图案rcp，被定位为更接近栅电极(ge)的圆化部分r1的曲率半径r1可以更小。

当通过施加校正图案rcp使圆化部分r1的曲率半径r1更小时，通过切除部2a形成的圆化部分r2的曲率半径也可以更小。即，如前所述，切除部2a的y方向上的长度(l2ay)可以更短。

在第二实施例的半导体器件中，除平面形状外，有源区ac的结构与结合第一实施例参照图1、图2和图7描述的结构相同。此外，用于第二实施例的半导体器件的制造工艺与结合第一实施例描述的工艺(参见图10至图21)相同，除了在第二实施例中，光刻胶膜pr(参见图11)形成在使用图22所示掩模板图案的硬掩模hm上方。

即使在第二实施例中，校正图案rcp近似为l形状的切除图案，但校正图案rcp也可以为不同形状。在opc校正中，例如通过考虑光学衍射来将校正图案施加给掩模板图案的边角部分。例如，基于校正规则(例如，关于形状和校正量)(该规则基于使用光刻模拟器或通过进行试验收集的数据来预先确定)，例如使用布局验证工具(drc)的图形图案计算功能来确定校正图案的形状。

第三实施例

在本发明的第三实施例中，通过在包括切除部(凹陷部)2a的有源区ac中形成突出部1a，抑制了栅电极ge附近的有源区ac部分的宽度的变化。

图24是示出第三实施例的半导体器件的有源区的平面图。图25是示出用于第三实施例的半导体器件的制造工艺的掩模板图案的平面图。

在第三实施例中，如图24所示，有源区ac包括从沿x方向延伸的侧面线l1凹陷的切除部(凹陷部)2a。有源区ac还包括被定位为对应于切除部2a的突出部1a。栅电极ge形成在切除部(凹陷部)2a和突出部1a附近，并且横跨有源区ac延伸。图25所示的掩模板图案rp包括对应于切除部(凹陷部)2a的部分r2a和对应于突出部1a的部分r1a。

在这种情况下，也通过在与形成切除部(凹陷部)2a的侧面l1相对的侧面l2上形成突出部1a，由切除部(凹陷部)2a与沿x方向延伸的侧面l1相交的位置处形成圆化部分r2所引起的有源区ac面积的减小可以弥补由突出部1a从沿x方向延伸的侧面l2突出的位置处形成圆化部分r1引起的有源区ac面积的增加。以这种方式，即使当栅电极ge形成在切除部(凹陷部)2a附近时，也可以抑制栅极宽度的变化，并且可以改进mos晶体管的特性。此外，切除部(凹陷部)2a和栅电极ge之间的距离可以较小，使得可以促进mos晶体管的小型化。

在第三实施例的半导体器件中，栅电极ge附近的有源区ac部分的截面形状可以与例如结合第一实施例参照图2所述的相同。此外，通过使用图25所示的掩模板图案，可以与第一实施例的半导体器件(参见图10至图21)相同的方式来形成第三实施例的半导体器件。

第四实施例

根据上述第一至第四实施例，通过考虑有源区ac的形状，栅电极ge附近的边缘可以被圆化，从而抑制栅极宽度的变化。然而，存在栅极长度变化可能引起问题的情况。例如，在栅电极ge的宽部(即，接触部分和栅极焊盘)中，有源区ac附近的边角的圆化会引起栅极长度变化。在第四实施例中，通过调整栅电极ge的形状来抑制栅极长度的变化。

图26是示出第四实施例的半导体器件的结构的平面图。在第四实施例中，如图26所示，近似为矩形的栅电极ge(其长边侧沿y方向延伸)被形成为横穿近似为矩形的有源区ac(其长边侧沿x方向延伸)。栅电极ge的一端(图26所示的下端)形成宽部gwp(此处形成插塞p1)。在有源区ac中，源极和漏极区形成在栅电极ge的两侧上，并且插塞p1形成在源极和漏极区中。

在第四实施例中，栅电极ge的宽部gwp包括从沿y方向延伸的侧面l1突出的突出部。宽度gwp还包括从沿y方向延伸的侧面l2凹陷的切除部2a。用于处理栅电极ge的掩模板图案(rp)包括对应于宽度(包括突出部)gwp的部分和对应于切除部2a的部分。

如上所述，通过在与突出部附近的侧面l1相对的侧面l2上形成切除部2a，由宽部(突出部)gwp与沿y方向延伸的侧面l1相交的位置处形成圆化部分r1引起的栅电极ge面积的增加可以弥补由切除部2a与沿y方向延伸的侧面l2相交的位置处形成圆化部分r2引起的栅电极ge面积的减小。

因此，即使有源区ac和宽部gwp形成为相互接近而导致有源区ac和宽部gwp之间的小距离d2，但可以抑制栅极长度l的变化。这使得可以改进mos晶体管的特性。此外，由于距离d2可以较小，所以有利于mos晶体管的小型化。

在第四实施例的半导体器件中，栅电极ge附近的有源区ac部分的截面形状可以与例如结合第一实施例参照图2描述的相同。此外，通过使用上述掩模板图案，可以与第一实施例的半导体器件(参照图10至图21)相同的方式来形成第四实施例的半导体器件。

第五实施例

即使基于半导体器件包括n型mos晶体管的示例描述了第一实施例(参见图1)，但半导体器件还可以是包括p型mos晶体管的器件。此外，半导体器件可以同时包括n型mos晶体管和p型mos晶体管(cmos(互补金属氧化物半导体)晶体管)。

此外，半导体器件可以包括多个单元(n型mos晶体管)，每个单位单元(也称为“基础单元”)组成n型mos晶体管(如结合第一实施例参照图1所示)。

图27是示出第五实施例的半导体器件的结构的平面图。根据第五实施例，具有四个(2×2)n型mos晶体管(单位单元)，每一个都例如与前面参照图1描述的n型mos晶体管相同。即，图27右上部所示的单位单元相对于y轴与另一单位单元对称地相对，并且两个单位单元相对于x轴与另外两个单位单元对称地相对。单位单元的数量不受限，即，可以包括多于四个的单位单元。

根据第五实施例，在每个单位单元中也在与形成延伸部1a的侧面l1相对的侧面l2上形成切除部2a，使得可以最小化半导体器件，并且有利于改进半导体器件的特性。

在包括多个单位单元的第五实施例的半导体器件的情况下，单位单元最小化和抑制单位单元特性的变化产生了显著的有利效果。

此外，如图28所示，除了形成在每个单位单元的有源区ac中的切除部2a，切除部2ag也可以形成在栅电极ge的宽部gwp中。图28是示出第五实施例的半导体器件的另一结构的平面图。根据图28所示的半导体器件，在每个单位单元中，可以减小x方向和y方向上的间距。此外，在每个单位单元中，可以抑制栅极长度和栅极宽度的变化。

已经基于实施例具体描述了发明人做出的本发明，但本发明不限于上述实施例，并且可以在不背离本发明的范围和精神的情况下以各种方式进行修改。

例如，如图1的平面图所示，切除部2a被示为近似为矩形，但切除部2a在平面图中看使还可以是三角形或者凸状的。图29a至图29c是示出切除部的示例性形状的平面图。如图29a所示，圆化部分r2的形状例如取决于侧面l2的长度和与侧面l2相交的虚设侧ll的长度。因此，只要切除部2a包括与侧面l2相交的虚设侧ll，从平面图看，切除部2a就可以是图29a所示的三角形。或者，切除部甚至可以是具有五个或更多侧面的多边形。

此外，如图29c所示，在平面图中看时，切除部2a可以是凸状。

因此，如平面图所示，在切除部2a与侧面l2相交的位置处，切除部2a可以具有阶梯侧面。

此外，圆化部分r2的边缘不需要形成真正的圆弧，并且例如可以形成部分椭圆。即使结合有源区和栅电极的位置关系描述了上述实施例，但根据上述实施例的结构还可以应用于其他图案，其包括与有源区和栅电极之间的位置关系类似的位置关系。

补充例1

一种半导体器件制造方法，包括以下步骤：

(a)形成元件隔离区以限定半导体衬底的有源区；

(b)经由栅极绝缘膜在沿第一方向延伸的有源区上方形成栅电极，使得栅电极在与所述第一方向相交的第二方向上横穿所述有源区延伸；以及

(c)在所述半导体衬底中形成源极和漏极区，使得所述源极和漏极区分别位于所述栅电极的两侧，

其中，步骤(b)包括以下步骤：

(b1)在形成在所述半导体衬底上方的导电膜上方形成掩蔽膜，并且使用掩模板图案处理掩蔽膜；以及

(b2)通过将掩蔽膜用作掩模处理导电膜来形成栅电极；

其中如平面图所示，步骤(b)中形成的栅电极包括：沿第二方向延伸的第一侧面、与第一侧面相对的第二侧面、从第一侧面突出的突出部以及从第二侧面凹陷的切除部。

补充例2

根据补充例1的半导体器件制造方法，其中如平面图所示，掩模板图案包括沿第二方向延伸的第一掩模板侧、与第一掩模板侧相对的第二掩模板侧、从第一掩模板侧突出的掩模板突出部以及从第二掩模板侧凹陷的掩模板切除部。