一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件的制作方法

本发明属于集成电路的静电放电防护领域，涉及一种ESD保护器件，具体涉及一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件，可用于提高集成电路的ESD防护可靠性。

背景技术：

随着集成技术的快速发展，人们对电子产品的多功能性和便携性的需求不断增加，集成电路(IC)芯片的集成度日益提高。一方面：集成技术的快速进步一方面大幅提高了电路系统的性能和能耗效率，另一方面，IC芯片的可靠性面临日益严峻的挑战。据调查：约30％-40％IC芯片的失效是由静电放电现象引起。目前，片上IC的静电放电(ESD)的主要有两种防护方式：一是在集成电路的I/O口建立ESD防护，二是在集成电路的电源轨与地轨之间或不同电位的电源轨之间建立ESD防护。这些ESD防护措施主要存在的技术难点体现在如何结合被保护电路的工作特征，调节ESD保护器件的寄生效应、ESD防护性能及制造成本与被保护电路之间的电路性能平衡关系。

可控硅整流器(SCR)常作为一种单位面积强ESD电流泄放能力的ESD保护器件，近年来逐渐成为片上ESD防护领域的研究热点。但是，SCR结构存在触发电压高，维持电压低，易闩锁等问题。若通过外接的阻容耦合电路降低SCR的触发电压，会大幅增加版图面积，不利于应用于日益高密度集成的IC芯片。高触发电压低维持电压特性较严重地制约了SCR结构在片上IC ESD防护中的应用。同时，为进一步提高传统单向SCR的ESD保护效率，双向SCR的研究与应用也日益受到重视。尤其针对混合信号集成电路，不同电源域之间利用双向SCR，不仅可以节省芯片面积，还能大幅提高电源轨及不同电源域的ESD防护效率。本发明实例提供了一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件，一方面，该器件具有阻容耦合辅助触发路径，既不用耗费额外的版图面积，又能充分利用阻容耦合电路触发电压低、开启时间短的优势，还能通过栅控二极管的导通提高N阱寄生阱电阻的电位，加速SCR结构电流泄放路径的开启；另一方面，该器件还具有两条ESD电流泄放路径和全对称结构，有助于提高器件的维持电压和ESD鲁棒性，还可以实现ESD双向防护。

技术实现要素：

针对具有SCR结构的ESD保护器件普遍存在触发电压较高和维持电压过低的问题，本发明实例设计了一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件，充分利用阻容耦合电路触发电压低和开启速度快的优势，结合SCR结构的ESD鲁棒性强的优点，并通过形成多电流泄放路径有效分流ESD脉冲，使该设计器件在ESD应力作用下，可形成由寄生P阱电阻、栅控二极管构成的阻容耦合辅助触发路径和由纵向偏置NPN和寄生阱电阻构成的高维持电压路径。此外，通过设计器件版图的全对称结构，不仅可以减小ESD器件的芯片面积，还可以实现ESD脉冲的双向防护，提高ESD保护器件的效能比。

本发明通过以下技术方案实现：

一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件，其包括由寄生P阱电阻、双栅控二极管构成的阻容耦合辅助触发路径和纵向偏置NPN的高维持电压路径，还具有双向ESD防护的全对称双栅控二极管触发SCR结构，不仅能降低器件的触发电压，提高器件的维持电压，还具有强ESD鲁棒性，可实现ESD脉冲的双向防护，其特征在于：主要由P衬底、P外延、第一N阱、P阱、第二N阱、第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区、第三P+注入区、第四N+注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层和第二多晶硅栅及其覆盖的第二薄栅氧化层构成；

所述P外延在所述P衬底的表面区域；

在所述P外延的表面区域从左至右依次设有所述第一N阱、所述P阱和所述第二N阱，所述P外延的左侧边缘与所述第一N阱的左侧边缘相连，所述第一N阱的右侧与所述P阱的左侧相连，所述P阱的右侧与所述第二N阱的左侧相连，所述第二N阱的右侧与所述P外延的右侧边缘相连；

在所述第一N阱的表面区域从左至右依次设有所述第一N+注入区、所述第一P+注入区；

所述第二N+注入区横跨在所述第一N阱和所述P阱的表面区域；

在所述P阱的表面区域从左至右依次设有所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层、所述第二P+注入区、所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层，所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层的左侧与所述第二N+注入区的右侧相连，所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层的右侧与所述第二P+注入区的左侧相连，所述第二P+注入区的右侧与所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的左侧相连，所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的右侧与所述第三N+注入区的左侧相连；

所述第三N+注入区横跨在所述P阱与所述第二N阱的表面区域；

所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层和所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的长度满足制备工艺的最小特征尺寸，所述P阱的长度仅需满足器件的最小设计规则，可增大寄生NPN管的倍增系数，提高器件的维持电压；

在所述第二N阱的表面区域从左至右依次设有所述第三P+注入区、所述第四N+注入区；

所述第一N+注入区与第一金属1相连，所述第一P+注入区与第二金属1相连，所述第一多晶硅栅与第三金属1相连，所述第二P+注入区与第四金属1相连，所述第二多晶硅栅与第五金属1相连，所述第三P+注入区与第六金属1相连、所述第四N+注入区与第七金属1相连；

所述第一金属1和所述第二金属1均与第八金属1相连，从所述第八金属1引出第一电极，用作器件电极的第一接触端；

所述第六金属1和所述第七金属1均与第十金属1相连，从所述第十金属1引出第二电极，用作器件电极的第二接触端；

所述第三金属1、所述第四金属1和所述第五金属1均与第九金属1相连，从所述第九金属1引出第三电极，用作器件栅极的栅控端。

本发明的有益技术效果为：

(1)本发明实例中，由所述第二N+注入区、所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层、所述第二P+注入区和所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层、所述第三N+注入区构成双栅控二极管，由所述P阱与所述第二P+注入区构成寄生电阻R_p，由所述双栅控二极管的寄生电容与所述寄生电阻R_p可构成阻容耦合触发电路，降低器件的触发电压，提高器件的开启速度。

(2)本发明实例中，由所述第二N+注入区、所述P阱、所述第三N+注入区和所述第二P+注入区构成一纵向偏置NPN，由所述第一N+注入区、所述第一P+注入区、所述第一N阱、所述P阱、所述第二N阱、所述第三P+注入区、所述第四N+注入区构成SCR路径，所述纵向偏置NPN的集电极与所述SCR路径中的寄生NPN管的集电极相连，可降低所述SCR路径中的正反馈程度，减小所述SCR路径中所述寄生NPN管的电流放大系数，提高器件的维持电压，所述纵向偏置NPN和所述SCR路径可增强器件的ESD鲁棒性。

(3)本发明实例中，所述第一N阱与所述第二N阱的尺寸参数相同，所述第一N+注入区与所述第四N+注入区的尺寸参数相同，所述第一P+注入区与所述第三P+注入区的尺寸参数相同，所述第二N+注入区与所述第三N+注入区的尺寸参数相同，所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层与所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层的尺寸参数相同，所述第一N+注入区、所述第一P+注入区、所述第一N阱、所述第二N+注入区和所述第一多晶硅栅及其覆盖的所述第一薄栅氧化层与所述第四N+注入区、所述第三P+注入区、所述第二N阱、所述第三N+注入区和所述第二多晶硅栅及其覆盖的所述第二薄栅氧化层构成以所述第二P+注入区为中心的全对称结构，可实现ESD脉冲的双向防护。

附图说明

图1是本发明实例器件结构剖面示意图；

图2是本发明实例器件用于ESD防护的电路连接图；

图3是本发明实例器件在ESD应力作用下的第一接触端正向等效电路图；

图4是本发明实例器件在ESD应力作用下的第一接触端反向等效电路图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细的说明：

本发明实例设计了一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件，充分利用阻容耦合电路触发电压低和开启速度快的优势，结合SCR结构的ESD鲁棒性强的优点，并通过形成多电流泄放路径有效分流ESD脉冲，使该设计器件在ESD应力作用下，可形成由寄生P阱电阻、栅控二极管构成的阻容耦合辅助触发路径和由一纵向偏置NPN和寄生阱电阻构成的高维持电压路径，还具有由第一N阱、P阱和第二N阱构成的版图全对称结构，不仅可以降低器件的触发电压，提高器件的维持电压，还可以实现ESD脉冲的双向防护。

如图1所示的本发明实例器件内部结构的剖面图，具体为一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件，其包括由寄生P阱电阻、双栅控二极管构成的阻容耦合辅助触发路径和纵向偏置NPN的高维持电压路径，还具有双向ESD防护的全对称双栅控二极管触发SCR结构，不仅能降低器件的触发电压，提高器件的维持电压，还具有强ESD鲁棒性，可实现ESD脉冲的双向防护，其特征在于：主要由P衬底101、P外延102、第一N阱103、P阱104、第二N阱105、第一N+注入区106、第一P+注入区107、第二N+注入区108、第二P+注入区109、第三N+注入区110、第三P+注入区111、第四N+注入区112、第一多晶硅栅114及其覆盖的第一薄栅氧化层113和第二多晶硅栅116及其覆盖的第二薄栅氧化层115构成；

所述P外延102在所述P衬底101的表面区域；

在所述P外延102的表面区域从左至右依次设有所述第一N阱103、所述P阱104和所述第二N阱105，所述P外延102的左侧边缘与所述第一N阱103的左侧边缘相连，所述第一N阱103的右侧与所述P阱104的左侧相连，所述P阱104的右侧与所述第二N阱105的左侧相连，所述第二N阱105的右侧与所述P外延102的右侧边缘相连；

在所述第一N阱103的表面区域从左至右依次设有所述第一N+注入区106、所述第一P+注入区107；

所述第二N+注入区108横跨在所述第一N阱103和所述P阱104的表面区域；

在所述P阱104的表面区域从左至右依次设有所述第一多晶硅栅114及其覆盖的所述第一薄栅氧化层113、所述第二P+注入区109、所述第二多晶硅栅116及其覆盖的所述第二薄栅氧化层115，所述第一多晶硅栅114及其覆盖的所述第一薄栅氧化层113的左侧与所述第二N+注入区108的右侧相连，所述第一多晶硅栅114及其覆盖的所述第一薄栅氧化层113的右侧与所述第二P+注入区109的左侧相连，所述第二P+注入区109的右侧与所述第二多晶硅栅116及其覆盖的所述第二薄栅氧化层115的左侧相连，所述第二多晶硅栅116及其覆盖的所述第二薄栅氧化层115的右侧与所述第三N+注入区110的左侧相连；

所述第三N+注入区110横跨在所述P阱104与所述第二N阱105的表面区域；

所述第一多晶硅栅114及其覆盖的所述第一薄栅氧化层113和所述第二多晶硅栅116及其覆盖的所述第二薄栅氧化层115的长度满足制备工艺的最小特征尺寸，所述P阱的长度仅需满足器件的最小设计规则，可增大寄生NPN管的倍增系数，提高器件的维持电压；

在所述第二N阱105的表面区域从左至右依次设有所述第三P+注入区111、所述第四N+注入区112；

如图2所示，所述第一N+注入区106与第一金属1201相连，所述第一P+注入区107与第二金属1202相连，所述第一多晶硅栅114与第三金属1203相连，所述第二P+注入区109与第四金属1204相连，所述第二多晶硅栅116与第五金属1205相连，所述第三P+注入区111与第六金属1206相连、所述第四N+注入区112与第七金属1207相连；

所述第一金属1201和所述第二金属1202均与第八金属1208相连，从所述第八金属1208引出第一电极211，用作器件电极的第一接触端；

所述第六金属1206和所述第七金属1207均与第十金属1210相连，从所述第十金属1210引出第二电极212，用作器件电极的第二接触端；

所述第三金属1203、所述第四金属1204和所述第五金属1205均与第九金属1209相连，从所述第九金属1209引出第三电极213，用作器件栅极的栅控端。

如图3所示，由所述第二N+注入区108、所述第一多晶硅栅114及其覆盖的所述第一薄栅氧化层113和所述第二P+注入区109构成栅控二极管D1，由所述第二P+注入区109、所述第二多晶硅栅116及其覆盖的所述第二薄栅氧化层115和所述第三N+注入区110构成栅控二极管D2，由所述P阱104与所述第二P+注入区109构成寄生电阻R_p，所述栅控二极管D1的栅氧化层电容与第一沟道区的本征电容可等效为寄生电容C1，所述栅控二极管D2的栅氧化层电容与第二沟道区的本征电容可等效为寄生电容C2，由所述寄生电容C1和所述寄生电容C2与所述寄生电阻R_p可构成阻容耦合触发电路，由于所述栅控二极管D1、所述栅控二极管D2和所述第二P+注入区109接栅控端，则可在所述第一薄栅氧化层113和所述第二薄栅氧化层115下产生纵向电场，形成载流子的积累层，使器件表面区域产生导电沟道。由所述第一P+注入区107，所述第一N阱103,所述第二N+注入区108和所述P阱104构成第一寄生PNP管T1，当所述第一N阱103寄生阱电阻R_nw1的压降迅速达到0.7V时，所述寄生PNP管T₁开启，SCR路径快速导通，提高器件的开启速度。

由所述第二N+注入区108、所述P阱104、所述第三N+注入区110和所述第二P+注入区109构成一纵向偏置NPN管T₃，由所述第一N+注入区106、所述第一P+注入区107、所述第一N阱103、所述P阱104、所述第二N阱105、所述第三P+注入区111、所述第四N+注入区112构成SCR路径，由所述第一N+注入区106，所述第一N阱103，所述P阱104，所述第三N+注入区110，所述第二N阱105，所述第四N+注入区112构成寄生NPN管T2，所述纵向偏置NPN管T₃的集电极与所述寄生NPN管T₂的集电极相连，当SCR开启时，所述寄生NPN管T₂的电流被所述纵向偏置NPN管T₃分流，降低了所述SCR路径中的正反馈程度，减小了所述SCR路径中所述寄生NPN管T₂的电流放大系数，可提高器件的维持电压，又由于器件内部的一条所述纵向偏置NPN管T₃的ESD电流泄放路径和一条所述SCR电流泄放路径，使得器件内部电流分布更加均匀，可增强器件的ESD鲁棒性。

如图4所示，所述第一N阱103与所述第二N阱105的尺寸参数相同，所述第一N+注入区106与所述第四N+注入区112的尺寸参数相同，所述第一P+注入区107与所述第三P+注入区111的尺寸参数相同，所述第二N+注入区108与所述第三N+注入区110的尺寸参数相同，所述第一多晶硅栅114及其覆盖的所述第一薄栅氧化层113与所述第二多晶硅栅116及其覆盖的所述第二薄栅氧化层115的尺寸参数相同，所述第一N+注入区106、所述第一P+注入区107、所述第一N阱103、所述第二N+注入区108和所述第一多晶硅栅114及其覆盖的所述第一薄栅氧化层113与所述第四N+注入区112、所述第三P+注入区111、所述第二N阱105、所述第三N+注入区110和所述第二多晶硅栅116及其覆盖的所述第二薄栅氧化层115构成以所述第二P+注入区109为中心的全对称结构，由所述第三P+注入区111，所述第二N阱105，所述第三N+注入区110和所述P阱104构成第二寄生PNP管T4，由寄生阱电阻R_nw2、所述寄生PNP管T₄、所述寄生NPN管T₂、所述纵向偏置NPN管T₃、所述寄生电阻R_p和所述寄生阱电阻R_nw1构成全对称等效电路，可实现ESD脉冲的双向防护。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。