技术总结
本实用新型提供了一种存储器。利用依次设置在位线传导层上的位线保形层、位线分隔夹层和位线掩蔽层构成位线传导层的侧墙隔离结构，并且由于位线分隔夹层的介电常数低于位线保形层和位线掩蔽层的介电常数，从而可相应地减小位线传导层的侧墙隔离结构的介电常数，即相当于形成在相邻的位线传导层之间的介质材料的介电常数较小，从而可有效降低相邻的位线传导层之间的耦合电容，避免相邻的位线传导层相互串扰的问题，有利于实现存储器尺寸的缩减。
技术研发人员：不公告发明人
受保护的技术使用者：睿力集成电路有限公司
技术研发日：2017.12.08
技术公布日：2018.09.28