本申请要求2017年3月31日提交的题为“半导体器件和制造半导体器件的方法(SemiconductorDeviceandMethodforFabricatingtheSame)”的韩国专利申请No.10-2017-0041966的优先权，其全部内容通过引用合并于此。
技术领域：
本文所述的一个或多个实施例涉及一种半导体器件和用于制造半导体器件的方法。
背景技术：
：已经开发了各种半导体存储器件。当电力中断时，易失性半导体存储器件丢失存储的信息。即使当电力中断时，非易失性半导体存储器件也保持存储的信息。具有堆叠栅极结构的闪存器件经常用作非易失性存储器件。近来，已经提出使用电阻材料的非易失性存储器件来代替闪存器件。一种类型的使用电阻材料的非易失性存储器件是相变随机存取存储器(PRAM)。这种类型的存储器包括相变材料，在施加写电流时被加热并被冷却下来以转变成结晶态或非晶态。在驱动相变存储器件时，使相变材料非晶化的写电流的量值消耗大量的功率。技术实现要素：根据一个或多个实施例，半导体器件包括：第一字线，沿第一方向延伸；第一位线，沿与第一方向交叉的第二方向延伸，并且沿与第一方向和第二方向交叉的第三方向与第一字线间隔开；第一存储单元，在所述第一字线与所述第一位线之间沿所述第三方向延伸，其中所述第一存储单元包括：在所述第一字线上的第一下电极、在所述第一下电极上的第一相变膜、在所述第一相变膜上的第一中间电极、在所述第一中间电极上的第一开关以及在所述第一开关上的第一上电极，并且其中第一下电极的电阻率在约1至约30mΩ·cm的范围内。根据一个或多个其他实施例，半导体器件包括：第一字线，沿第一方向延伸；第二字线，所述第二字线沿所述第一方向并在所述第一字线上方平行于所述第一字线延伸；第一位线，沿与所述第一方向交叉的第二方向并在所述第一字线和所述第二字线之间延伸；第一存储单元，在第一字线和第一位线之间沿竖直方向取向。第一存储器单元包括在第一字线上的第一下电极、在第一下电极上的第一相变膜、在第一相变膜上的第一开关以及在第一开关和第一位线之间的第一上电极，其中，所述第一下电极的电阻率在约1至约30mΩ·cm的范围内；以及第二存储单元，在所述第二字线和所述第一位线之间沿竖直方向取向，其中所述第二存储单元包括在所述第一位线上的第二下电极、在所述第二下电极上的第二相变膜、在所述第二相变膜上的第二开关以及在所述第二开关与所述第二字线之间的第二上电极，其中所述第二下电极的电阻率在约1至约30mΩ·cm的范围内。根据一个或多个其他实施例，半导体器件包括：第一字线，沿第一方向延伸；第一位线，沿与第一方向交叉的第二方向延伸，并且沿与第一和第二方向交叉的第三方向与第一字线间隔开；第二位线，与所述第一位线处于同一水平面处且沿所述第一方向与所述第一位线间隔开；第一存储单元，在第一字线和第一位线之间沿第三方向形成。第一存储单元包括在所述第一字线上的第一下电极、在所述第一下电极上的第一相变膜、在所述第一相变膜上的第一中间电极、在所述第一中间电极上的第一开关以及介于所述第一开关与所述第一位线之间的第一上电极，其中所述第一下电极包括Si含量为约5at.％至约55at.％的TiSiN；以及第二存储单元，在第一字线和第二位线之间沿第三方向取向。第二存储单元包括在第一字线上的第二下电极、在第二下电极上的第二相变膜、在第二相变膜上的第二中间电极、在第二中间电极上的第二开关以及在所述第二开关和所述第二位线之间的第二上电极，其中所述第二下电极包括Si含量为约5at.％至约55at.％的TiSiN。附图说明通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：图1示出了半导体器件的布局实施例；图2示出了沿着图1中的剖面线A-A′的视图；图3示出了沿着图1中的线B-B′的视图；图4示出了半导体器件的实施例的操作特性的示例；图5示出了半导体器件的实施例的特性的示例；图6示出了沿着剖面线A-A′的半导体器件的另一个实施例；图7示出了沿着剖面线B-B′的半导体器件的另一个实施例；图8示出了半导体器件的另一个实施例；图9示出了沿着图8中的剖面线A-A′的半导体器件的实施例；图10示出了沿着图9的剖面线B-B′的半导体器件的实施例；图11至图18示出了用于制造半导体器件的方法的实施例的各阶段。图19至图23示出了用于制造半导体器件的方法的实施例的各阶段。具体实施方式图1示出了半导体器件的布局实施例。图2示出了沿着图1中的A-A′线截取的截面图。图3示出了沿着图1中的线B-B′截取的截面图。参考图1至3，半导体器件包括第一字线WL1至第四字线WL4、第一位线BL1至第四位线BL4、第一存储单元MC1至第十六存储单元MC16以及第一模制膜10至第三模制膜30。在另一个实施例中，图中所示的元件的数量可以不同。第一字线WL1至第四字线WL4可以沿第一方向D1延伸。第一字线WL1至第四字线WL4可以沿第二方向D2彼此间隔开。第一字线WL1至第四字线WL4可以平行地并且在相同的水平面处延伸。例如，第二字线WL2可以在第一字线WL1和第三字线WL3之间。第三字线WL3可以在第二字线WL2和第四字线WL4之间。第一字线WL1至第四字线WL4可以包括导体。例如，第一字线WL1至第四字线WL4可以包括但不限于诸如钨(W)、铂(Pt)、钯(Pd)、铑(Rh)、钌(Ru)、铱(Ir)、铜(Cu)、铝(A1)、钛(Ti)或钽(Ta)等金属。下模制膜15可以填充沿第二方向彼此间隔开的第一字线WL1至第四字线WL4之间的空间。下模制膜15可以围绕第一字线WL1至第四字线WL4。下模制膜15的顶面可以与第一字线WL1至第四字线WL4的顶面齐平。下模制膜15可以包括例如绝缘膜(例如，SiN、SiO2和Si中的至少一种)。第一位线BL1至第四位线BL4可以在第一字线WL1至第四字线WL4的上方。第一位线BL1至第四位线BL4可以沿第二方向D2平行地延伸。第一位线BL1至第四位线BL4可以沿第二方向D2延伸。第一位线BL1至第四位线BL4可以沿第一方向D1彼此间隔开。因此，当从上方观看时，第一字线WL1至第四字线WL4和第一位线BL1至第四位线BL4可以形成网状结构。例如，第二位线BL2位于第一位线BL1和第三位线BL3之间。第三位线BL3可以位于第二位线BL2和第四位线BL4之间。第一位线BL1至第四位线BL4可以分别与第一字线WL1至第四字线WL4以直角相交。在一个实施例中，第一位线BL1至第四位线BL4可以分别与第一字线WL1至第四字线WL4形成锐角。第一位线BL1至第四位线BL4可以包括导体。例如，第一位线BL1至第四位线BL4可以包括但不限于诸如钨(W)、铂(Pt)、钯(Pd)、铑(Rh)、钌(Ru)、铱(Ir)、铜(Cu)、铝(A1)、钛(Ti)或钽(Ta)等金属。上模制膜30可以填充沿第一方向彼此间隔开的第一位线BL1至第四位线BL4之间的空间。上模制膜30可以围绕第一位线BL1至第四位线BL4。上模制膜30的顶面可以与第一字线WL1至第四字线WL4的顶面齐平。第一存储单元MC1至第十六存储单元MC16中的每一个可以与第一字线WL1至第四字线WL4之一以及第一位线BL1至第四位线BL4之一接触。例如，第一存储单元MC1的底面可以与第一字线WL1接触，并且第一存储单元MC1的顶面可以与第一位线BL1接触。类似地，第二存储单元MC2的底面可以与第一字线WL1接触。第二存储单元MC2的顶面可以与第二位线BL2接触。第三存储单元MC3的底面可以与第一字线WL1接触。第三存储单元MC3的顶面可以与第三位线BL3接触。第四存储单元MC4的底面可以与第一字线WL1接触。第四存储单元MC4的顶面可以与第四位线BL4接触。另外，如图3所示，第五存储单元MC5的底面可以与第二字线WL2接触。第五存储单元MC5的顶面可以与第一位线BL1接触。第九存储单元MC9的底面可以与第三字线WL3接触。第九存储单元MC9的顶面可以与第第一位线BL1接触。第十三存储单元MC13的底面可以与第四字线WL4接触。第十三存储单元MC13的顶面可以与第一位线BL1接触。对于图2和3中未示出的其他存储单元中的每一个，其底面可以与第一字线WL1至第四字线WL4之一接触。其顶面可以与第一位线BL1至第四位线BL4之一相接触。如图1所示，第一存储单元MC1至第十六存储单元MC16中的每一个可以在第一字线WL1至第四字线WL4与第一位线BL1至第四位线BL4之间的各个相交点处。这种存储单元结构被称为交叉点结构。第一存储单元MC1至第四存储单元MC4可以沿第三方向D3分别从第一位线BL1至第四位线BL4延伸至第一字线WL1。第五存储单元MC5至第八存储单元MC8可以沿第三方向D3分别从第一位线BL1至第四位线BL4延伸至第二字线WL2。第九存储单元MC9至第十二存储单元MC12可以沿第三方向D3分别从第一位线BL1至第四位线BL4延伸至第三字线WL3。第十三存储单元MC13至第十六存储单元MC16可以沿第三方向D3分别从第一位线BL1至第四位线BL4延伸至第四字线WL4。第一存储单元MC1可以包括第一下电极110、第一相变膜120、第一中间电极130、第一OTS140和第一上电极150。第一下电极110可以在第一字线WL1的顶面上。第一下电极110可以与第一字线WL1的顶面直接接触。第一下电极110可以是第一存储单元MC1的最下层，因此第一下电极110的底面可以是第一存储单元MC1的底面。第一下电极110可以包括导体。例如，第一下电极110可以包括W、Ti、A1、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN或TaSiN中的至少一种。第一下电极110可以用作用于向第一相变膜120加热的加热器。在根据一些示例性实施例的半导体器件中，第一下电极110可以包括具有特定电阻率的材料。例如，第一下电极110可以包括特定电阻为5至55mΩ·cm的材料。就此而言，将参考图4描述根据一些示例性实施例的半导体器件中的第一下电极110的特性。图4示出了半导体器件的示例操作特性的曲线图。在图4中，横轴表示第一下电极110的材料的电阻率，而纵轴表示流过第一下电极110的写电流Ireset。如图4所示，第一下电极110的材料的电阻率的值与流过第一下电极110的写电流的值之间存在负相关。在一些示例性实施例中，用于将第一相变膜120从晶体状态相变为非晶体状态的写电流Ireset的值可以是55μA至95μA。当在上述范围中的写电流在其中流动时(即，在写入操作中)，由第一存储单元MC1消耗的电流可以是例如大约82.5μW至152μW。当在第一存储单元MC1的写入操作期间流过第一下电极110的电流小于55μA时，在第一下电极110与第一相变膜120之间的界面处产生的焦耳热是相对小的。结果，第一相变膜120的相变可能被不适当地执行。另外，如果在第一存储单元MC1的写入操作期间流过第一下电极110的电流的值大于95μA，那么根据示例性实施例的半导体器件可能消耗太多的功率。因此，在根据一些示例性实施例的半导体器件中，第一下电极110可以具有1至30mΩ·cm范围内的电阻率。当第一下电极110具有在上述范围内的电阻率时，流过第一下电极110的写电流可以具有在55μA到95μA的范围内的量值，并且第一存储单元MC1可以执行在目标范围的电能范围内的写入操作。例如，当第一下电极110具有1mΩ·cm的电阻率时，在第一存储单元MC1的写入操作期间流过第一下电极110的写电流的值可以是大约95μA。当第一下电极110具有30mΩ·cm的电阻率时，在第一存储单元MC1的写入操作期间流过第一下电极110的写电流的值可以是大约55μA。如上所述，第一下电极110可以包括导体。在根据一些示例性实施例的半导体器件中，第一下电极110可以包括例如TiSiN。当第一下电极110包括TiSiN时，第一下电极110的电阻率可以根据TiSiN中Si原子的浓度而变化。图5示出了半导体器件的其他示例操作特性的曲线图。在图5中，横轴表示当第一下电极110包括TiSiN时Si的原子浓度。纵轴表示第一下电极110的电阻率。如图5所示，第一下电极110中包含的Si原子的浓度与第一下电极110的电阻率之间存在正相关。图5中所示的第一下电极的Si浓度和电阻率的示例值在表1中。表1Si含量(at.％)15202325电阻率(mΩ·cm)1.934.297.748.64因此，当第一下电极110包含TiSiN作为电极材料时，具有1至30mΩ·cm的电阻率的Si的含量可以在5at.％至55at.％的范围内。再次参考图1至3，第一相变膜120可以在第一下电极110上。第一相变膜120可以在第一下电极110的顶面上。第一相变膜120可以与第一下电极110的顶面直接接触。第一相变膜120可以包括各种材料，包括但不限于诸如GaSb、InSb、InSe、SbTe和GeTe等二元化合物、诸如GeTeAs、GeSbTe、GeBiTe、GaSeTe、SeTeSn、GeTeTe、InSbTe、SnSb2Te4和InSbGe等三元化合物以及诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)和Te81Ge15Sb2S2等四元化合物。另外，上述材料可以掺杂有氮(N)、硅(Si)、碳(C)或氧(O)以改善第一相变膜120的半导体性质。例如，掺杂有氮(N)、硅(Si)、碳(C)或氧(O)的GeSbTe可以包括在第一相变膜120中。为了存储依赖于这些状态的信息，第一相变膜120可以通过由第一下电极110和第一中间电极130产生的热量而以结晶态、非晶态或熔态存在。第一中间电极130可以在第一相变膜120上。第一中间电极130可以在第一相变膜120的顶面上。第一中间电极130可以与第一相变膜120的顶面直接接触。第一中间电极130可以包括导体。例如，第一中间电极130可以包括但不限于W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。根据一些示例性实施例，第一中间电极130可以具有与第一下电极110不同的组分。例如，第一中间电极130可以包括具有比第一下电极110低的电阻率的材料。第一中间电极130的底面可以与第一相变膜120接触。第一中间电极130的顶面可以与第一OTS(双向阈值开关)140接触。此时，如果过多的热量从第一中间电极130产生并传送到第一OTS140，则第一OTS140的切换性能可能劣化。当发生这种情况时，半导体器件的操作性能可能受到不利影响。因此，第一中间电极130包括电阻率比第一下电极110低的材料。结果，在第一存储单元MC1的写入操作期间从第一中间电极130产生的热量不被传送到第一OTS140。第一中间电极130可以包括具有例如1mΩ·em或更小的电阻率的材料。当第一中间电极130包含TiSiN作为电极材料时，其中所含Si的浓度可以是5at.％或更少。第一模制膜10可以在第一字线WL1和下模制膜15上。第一模制膜10可以围绕第一下电极110、第一相变膜120和第一中间电极130。第一模制膜10的顶面可以与第一中间电极130的顶面齐平。第一模制膜10可以包括绝缘膜，例如，SiN、SiO2和Si中的至少一种。第一OTS140可以在第一中间电极130上。第一OTS140可以在第一中间电极130和第一上电极150之间。第一OTS140的底面可以与第一中间电极130直接接触。第一OTS140的顶面可以与第一上电极150直接接触。第一OTS140可以包括硫族化合物。第一OTS140可以在其接通和关断时在非晶态和结晶态之间改变第一相变膜120的状态。第一OTS140可以根据施加到第一相变膜120的电压来改变第一相变膜120的状态。因此，第一OTS140可以用作第一存储单元MC1的开关。例如，第一OTS140可以基于通过第一OTS140的电流是否超过阈值电流或者第一OTS140上的电压是否超过阈值电压来切换第一相变膜120的状态。第一上电极150可以在第一OTS140上并且在第一位线BL1和第一OTS140之间。因此，第一上电极150的底面可以与第一OTS140的顶面直接接触。第一上电极150的顶面可以与第一位线BL1的顶面直接接触。第一上电极150可以包括导体。例如，第一上电极150可以包括但不限于W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。根据一些示例性实施例，第一上电极150可以具有与第一下电极110不同的组分。例如，第一上电极150可以包括具有比第一下电极110低的电阻率的材料。第一上电极150的底面可以与第一OTS140接触。如果像第一中间电极130那样从第一上电极150产生过多热量并传送到第一OTS140，则第一OTS140的切换性能可能劣化，并且因此半导体器件的操作性能可能降级。因此，第一上电极150包括具有比第一下电极110低的电阻率的材料。结果，在第一存储单元MC1的写入操作期间从第一上电极150产生的热量不被传送到第一OTS140。第一上电极150可以包括具有例如1mΩ·cm或更小的电阻率的材料。当第一上电极150包括TiSiN作为电极材料时，其中所含的Si浓度可以为5原子％或更少。第二模制膜20可以在第一模制膜15上并且可以围绕第一OTS140和第一上电极150。第一模制膜10的顶面可以与第一上电极150的顶面齐平。第二模制膜20可以包括绝缘膜，例如，SiN、SiO2和Si中的至少一种。第二存储单元MC2可以与第一存储单元MC1间隔开。例如，第二存储单元MC2可以沿第一方向D1与第一存储单元MC1间隔开。第二存储单元MC2可以包括顺序地堆叠在第一字线WL1和第二位线BL2之间的第二下电极210、第二相变膜220、第二中间电极230、第二OTS240和第二上电极250。第二下电极210可以与第一下电极110基本上相同。第二下电极210可以与第一下电极110整体地形成。因此，像第一下电极110那样，第二下电极210可以包括电阻率在1至30mΩ·cm范围内的材料。如图2所示，第一下电极110可以经由第一连接电极51连接到第二下电极210。第一连接电极51可以包括与第一下电极110和第二下电极210基本上相同的材料。第一连接电极51可以与第一下电极110和第二下电极210整体地形成。在其他实现方式中，不同于图2中所示的连接电极，可以去除第一连接电极51。第一间隔物160可以沿着第一下电极110、第二下电极210和第一连接电极51的轮廓形成。第一间隔物160可以在第一模制膜10与由第一下电极110、第二下电极210和第一连接电极51形成的结构之间。第一间隔物160可以包括由例如SiO2制成的绝缘层。根据一些示例性实施例，当没有形成第一连接电极51时，第一间隔物160可以位于第一下电极110与第一模制膜10之间以及第二下电极210与第一模制膜10之间。第二存储单元MC2中的第二相变膜220、第二中间电极230、第二OTS240和第二上电极250可以分别与第一存储单元MC1中的第一相变膜120、第一中间电极130、第一OTS140和第一上电极150基本上相同。第三存储单元MC3可以与第二存储单元MC2间隔开。例如，第三存储单元MC3沿第一方向D1与第二存储单元MC2间隔开并且在第二存储单元MC2与第四存储单元MC4之间形成。第三存储单元MC3可以包括顺序地堆叠在第一字线WL1和第三位线BL3之间的第三下电极310、第三相变膜320、第三中间电极330、第三OTS340和第三上电极350。第三存储单元MC3中的第三下电极310、第三相变膜320、第三中间电极330、第三OTS340和第三上电极350可以分别与第一存储单元MC1中的第一下电极110、第一相变膜120、第一中间电极130、第一OTS140和第一上电极150基本上相同。第三存储单元MC3可以包括顺序地堆叠在第一字线WL1和第三位线BL3之间的第三下电极310、第三相变膜320、第三中间电极330、第三OTS340和第三上电极350。第四存储单元MC4可以与第三存储单元MC3间隔开。例如，第四存储单元MC4可以沿第一方向D1与第三存储单元MC3间隔开。第四存储单元MC4中的第四下电极410、第四相变膜420、第四中间电极430、第四OTS440和第四上电极450可以分别与第一存储单元MC1中的第一下电极110、第一相变膜120、第一中间电极130、第一OTS140和第一上电极150基本上相同。图3中所示的第五存储单元MC5、第九存储单元MC9和第十三存储单元MC13可以沿第二方向D2与第一存储单元MC1平行地彼此间隔开。第五存储单元MC5可以包括第五下电极510、第五相变膜520、第五中间电极530、第五OTS540和第五上电极550。第九存储单元MC9可以包括第九下电极610、第九相变膜620、第九中间电极630、第九OTS640和第九上电极650。第十三存储单元MC13可以包括第十三下电极710、第十三相变膜720、第十三中间电极730、第十三OTS740和第十三上电极750。第五存储单元MC5、第九存储单元MC9和第十三存储单元MC13中的每一个中的元件可以形成为分别与第一下电极110、第一相变膜120、第一中间电极130、第一OTS140和第一上电极150基本上相同。在另一个实施例中，这些元件中的一个或多个可以不同。第六至第八存储单元MC6至MC8、第十至第十二存储单元MC10至MC12以及第十四至第十六存储单元MC14至MC16可以具有与单元MC1相同的结构。在另一个实施例中，这些存储单元可以具有不同的结构。图6示出了沿着图1中的线A-A′截取的半导体器件的另一个实施例的截面图。图7示出了沿着图1中的线B-B′截取的半导体器件的另一个实施例的截面图。参考图6和7，该半导体器件与前一实施例的半导体器件的不同之处在于：第一下电极110a、第一相变膜120a和第一中间电极130a具有不同的形状。例如，第一下电极110a、第一相变膜120a和第一中间电极130a可以沿第一方向D1具有与第一OTS140和第一上电极150相同的宽度。第一下电极110a可以以与图2中所示的第一下电极110不同的方式形成，其通过形成沟槽并用导电材料填充沟槽而形成。例如，在一个实施例中，第一下电极110a可以通过在其中多个材料膜彼此堆叠的结构中形成沟槽T而形成。因此，第一下电极110a、第一相变膜120a和第一中间电极130a可以沿第一方向D1具有与第一OTS140和第一上电极150相同的宽度。类似地，第一下电极110a、第一相变膜120a和第一中间电极130a可以沿第二方向D2具有与第一OTS140和第一上电极150相同的宽度。虽然第一下电极110a具有与在上述实施例中的下电极110不同的形状，但是它们可以包括一种或多种相同的组分材料。例如，当第一下电极110a包含TiSiN时，第一下电极110a可以具有在1至30mΩ·cm范围内的电阻率，并且Si的浓度可以在5at.％至55at.％的范围内。类似地，包括在第二存储单元MC2至第四存储单元MC4中的每一个中的下电极也可以具有在1至30mΩ·cm范围内的电阻率，并且当TiSiN在每个下电极中时Si的浓度可以在5at.％至55at.％的范围内。根据一些示例性实施例，半导体器件可以不包括图2中所示的间隔物160和260。在这种情况下，第一相变膜120a的整个底面可以与第一下电极110a的整个顶面接触。图8示出了半导体器件的另一布局实施例。图9示出了沿着图8中的A-A线截取的截面图。图10示出了沿着图8中的线I-I’截取的截面图。参考图8至图10，该半导体器件可以具有包括沿第三方向D3彼此重叠的两个存储单元的双堆叠结构。例如，第二十一存储单元MC21可以在第一存储单元MC1上，第二十二存储单元MC22可以在第二存储单元MC2上，第二十三存储单元MC23可以在第三存储单元MC3上，并且第二十四存储单元MC24可以在第四存储单元MC4上。类似地，可以在第五存储单元MC5至第十六存储单元MC16上分别形成第二十五存储单元MC25至第三十六存储单元MC36。根据一些示例性实施例的半导体器件可以包括沿第三方向D3分别与第一字线WL1至第四字线WL4重叠的第十一字线WL11至第十四字线WL14。第十一字线WL11至第十四字线WL14可以沿第一方向D1平行地延伸。第十一字线WL11至第十四字线WL14可以沿第二方向D2彼此间隔开。第十一字线WL11至第十四字线WL14可以平行且处于相同的高度水平。例如，第十二字线WL12可以在第十一字线WL11和第十三字线WL13之间。第十三字线WL13可以在第十二字线WL12和第十四字线WL14之间。第十一字线WL11至第十四字线WL14可以处于比第一字线WL1至第四字线WL4更高的水平面处。例如，第一字线WL1至第四字线WL4可以沿第三方向D3与第十一字线WL11至第十四字线WL14间隔开。如图8所示，第一字线WL1至第四字线WL4和第十一字线WL11至第十四字线WL14可以沿第三方向D3彼此完全重叠。第十一字线WL11至第十四字线WL14可以包括导体。第十一字线WL11至第十四字线WL14可以包括但不限于诸如钨(W)、铂(Pt)、钯(Pd)，铑(Rh)、钌(Ru)、铱(Ir)、铜(Cu)、铝(Al)、钛(Ti)或钽(Ta)等金属。第一位线BL1至第四位线BL4可以在第一字线WL1至第四字线WL4与第十一字线WL11至第十四字线WL14之间。当从上方观看时，第一位线BL1至第四位线BL4可以与第一字线WL1至第四字线WL4以及第十一字线WL11至第十四字线WL14一起形成为网状结构。第二十一存储单元MC21可以在第十一字线WL11与第一位线BL1之间。第二十一存储单元MC21可以包括第十一下电极1110、第十一相变膜1120、第十一中间电极1130、第十一OTS1140和第十一上电极1150。第二十一存储单元MC21可以具有与第一存储单元MC1相同的结构。例如，第二十一存储单元MC21中的第十一下电极1110、第十一相变膜1120、第十一中间电极1130、第十一OTS1140和第十一上电极1150可以分别对应于第一下电极110、第一相变膜120、第一中间电极130、第一OTS140和第一上电极150。此特征也可应用于第二十二存储单元MC22至第三十六存储单元MC36中的每一个中的组件。因此，第二十二存储单元MC22至第三十六存储单元MC36中的每一个中的组件可以分别对应于第一存储单元MC1中的第一下电极110、第一相变膜120、第一中间电极130、第一OTS140和第一上电极150。第二十一存储单元MC22至第三十六存储单元MC36中的每一个可以被第三模制膜40和第四模制膜50围绕。第三模制膜40和第四模制膜50可以具有分别对应于第一模制膜10和第二模制膜20的结构。因此，第三模制膜40和第四模制膜50可以包括绝缘材料。另外，另一个上模制膜60可以形成在第十一字线WL11至第十四字线WL14之间的空间处，并且可以围绕第十一字线WL11至第十四字线WL14。第二十一存储单元MC21中的第十一下电极1110可以具有与根据上述实施例的半导体器件中的下电极(例如，下电极110)类似的组分。因此，它可以具有在1-30mΩ·cm范围内的电阻率，并且当第一下电极110a包括TiSiN时，Si的浓度可以在5-55at.％的范围内。图11至18示出了用于制造半导体器件的方法的实施例的各阶段的截面图，该半导体器件例如可以是上面关于图1至3所述的半导体器件。参考图11，第一模制膜图案10p形成在第一字线WL1上。形成第一模制膜图案10p可以包括：在第一字线WL1上形成模制膜，并且使用第一掩模图案MP1作为掩模，以在模制膜中形成第一沟槽11和第二沟槽12。例如，第一模制膜图案10p可以包括例如SiN、SiO35235和Si中的一种。第一模制膜图案10p可以包括具有与第一掩模图案MP1不同的蚀刻选择性的材料。第一沟槽11和第二沟槽12可以沿第二方向D2延伸，并且可以沿与图2所示的第一位线BL1至第四位线BL4相同的方向延伸。可以一起形成沿第二方向D2与第一字线WL1间隔开的第二至第四字线WL2至WL4。参考图12，去除第一掩膜图案MP1，形成下电极膜110F和间隔物膜160F，并且在间隔物膜160F上形成牺牲膜25。下电极膜110F可以包括但不限于W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。下电极膜110F可以共形地形成在第一沟槽11和第二沟槽12的内壁上。间隔物膜160F可以包括但不限于SiO2。在其他实现中，间隔物膜160F可以包括与模制膜图案10p或牺牲膜25不同的材料。牺牲膜25可以包括例如SiN、SiO2和Si中的至少一个，并且可以用于完全填充至少部分填充有下电极膜110F和间隔物膜160F的第一沟槽11和第二沟槽12。在一些示例性实施例中，牺牲膜25的顶面的水平面可以高于第一模制膜图案10p的顶面的水平面。参考图13，牺牲膜25、下电极膜110F和间隔物膜160F被部分地去除，使得掩模图案10p被暴露。牺牲膜25、下电极膜110F和间隔物膜160F可以例如通过平坦化工艺被部分地去除。平坦化工艺可以是但不限于化学机械抛光(CMP)。平坦化工艺可以暴露第一模制膜图案10p、第一预下电极2110、第二预下电极2210、第三预下电极2310和第四预下电极2410。第一预下电极2110至第四预下电极2410的顶面可以被第一模制膜图案10p暴露。间隔物膜160F的顶面也可以被第一模制膜图案10p暴露。随后，参考图14，部分地去除暴露的第一预下电极2110至第四预下电极2410，以形成第一下电极110至第四下电极410。另外，暴露的间隔物膜160F被部分地去除以形成第一间隔物160和第二间隔物360。可以形成沿第一方向D1延伸的沟槽以形成第一间隔物160和第二间隔物360。例如，如图3所示，第一间隔物160可以由沿第二方向D2彼此间隔开的图案161和162形成。因此，为了形成沿第二方向D2彼此间隔开的第一间隔物160和第二间隔物360，可以形成沿第一方向D1延伸的多个沟槽。第一间隔物160或第一下电极110可以例如通过湿法蚀刻工艺形成。在一个实施例中，可以使用相对于第一预下电极2110具有蚀刻选择性的蚀刻剂来蚀刻第一预下电极2110，以形成第一下电极110。另外，可以使用相对于间隔物膜160F具有蚀刻选择性的蚀刻剂来蚀刻间隔物膜160F，以形成第一间隔物160。通过形成间隔物160和360以及第一至第四下电极110至410，可以在第一模制膜图案10p之间形成沟槽t1至t4。随后，参考图15，第一相变膜120至第四相变膜420以及第一中间电极130至第四中间电极430顺序地堆叠在第一沟槽t1至第四沟槽t4中的每一个中。在一些实施例中，第一相变膜120至第四相变膜420可以包括各种材料，例如包括诸如GaSb、InSb、InSe、SbTe和GeTe等二元化合物、诸如GeTeAs、GeSbTe、GeBiTe、GaSeTe、SeTeSn、GeTeTi、InSbTe、SnSb2Te4和InSbGe等三元化合物以及诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)和Te81Ge15Sb252等四元化合物。另外，上述材料可以掺杂有氮(N)、硅(Si)、碳(C)或氧(O)或其它材料以改善第一相变膜120至第四相变膜420的半导体性质。例如，掺杂有氮(N)、硅(Si)、碳(C)或氧(O)的GeSbTe可以包括在第一相变膜120至第四相变膜420中。在一些实施例中，第一中间电极130至第四中间电极430可以包括但不限于W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN。在一些实施例中，为了形成第一相变膜120至第四相变膜420或第一中间电极130至第四中间电极430，在第一沟槽t1至第四沟槽t4的内壁上形成籽晶层，并且例如，籽晶膜被电镀以形成相变膜或中间电极。在第一相变膜120至第四相变膜420和第一中间电极130至第四中间电极430堆叠之后，通过平坦化去除第一模制膜图案10p，使得可以形成第一模制膜10。参考图16，第一OTS140可以堆叠在第一中间电极130上，然后第一上电极150可以堆叠在第一OTS140上。类似地，第二OTS240至第四OTS440可以分别堆叠在第二中间电极230至第四中间电极430上。然后，第二上电极250至第四上电极450可以分别堆叠在第二OTS240至第四OTS440上。形成第一OTS140至第四OTS440和第一上电极150至第四上电极450可以包括顺序地形成OTS膜和上电极膜，并且使用第二掩模图案MP2作为掩模蚀刻OTS膜和上电极膜。第一OTS140至第四OTS440中的每一个可以包括硫族化合物。第一上电极150至第四上电极450可以包括但不限于W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN。随后，参考图17，去除第二掩模图案MP2，在第一模制膜10上形成第二模制膜20，并且在第二模制膜20上形成位线膜BLF。第二模制膜20可以包括绝缘材料，例如SiN、SiO2和Si。参考图2和18，通过使用第三掩模图案MP3作为蚀刻掩模来蚀刻位线膜BLF来形成沿第二方向D2延伸的第一位线BL1至第四位线BL4。随后，形成上模制膜30，以将第一位线BL1至第四位线BL4彼此隔离。第一位线BL1至第四位线BL4可以包括但不限于诸如钨(W)、铂(Pt)、钯(Pd)、铑(Rh)、钌(Ru)、铱(铱)、铜(Cu)、铝(A1)、钛(Ti)和钽(Ta)等导电金属。上模制膜30可以包括诸如SiN、SiO2和Si等绝缘材料。图19至图23示出了用于制造半导体器件的方法的另一个实施例的各阶段的截面图，该半导体器件例如可以对应于上面关于图1、图6和图7描述的半导体器件。图19至21示出了沿着图1中的线B-B′截取的截面图。图22和23是沿着图1中的线A-A′截取的截面图。参考图19，在字线膜WLF上顺序地形成下电极膜110F、相变膜120F、中间电极膜130F、OTS膜140F和上电极膜150F。字线膜WLF、下电极膜110F、相变膜120F、中间电极膜130F、OTS膜140F和上电极膜150F可以分别与第一字线WL1、第一下电极110和第一相变膜120、第一中间电极130、第一OTS140和第一上电极150对应且分别具有与其相同的材料。参考图20，使用沿第一方向D1延伸的第十一掩模膜图案MP11作为蚀刻掩模蚀刻字线膜WLF、下电极膜110F、相变膜120F、中间电极膜130F、OTS膜140F和上电极膜150F。通过形成蚀刻，可以形成沿着第一方向D1延伸的第一字线WL1至第四字线WL4，第一下电极图案110p、第一相变膜图案120p、第一中间电极图案130p、第一OTS图案140p和第一上电极150p。随后，参考图21，第一模制膜图案10p被形成为填充在第一字线WL1至第四字线WL4之间、在第一下电极图案110p中、在第一相变膜图案120p中、在第一中间电极图案130p、在第一OTS图案140p以及在第一上电极图案150p中的空间，并且上电极膜150p的顶面通过平坦化工艺而暴露。第一模制膜图案10p和第一掩模膜图案MP11的一部分可以通过平坦化工艺去除。参考图22和23，位线膜BLF形成在第一模制膜图案10p和第一至第四上电极图案150p上。在位线膜BLF上形成沿第二方向延伸的第十二掩模膜图案MP12。使用第十二掩模膜图案MP12作为蚀刻掩模来蚀刻第一下电极图案110p、第一相变膜图案120p、第一中间电极图案130p、第一OTS图案140p和第一上电极图案150p。通过该蚀刻工艺形成第一存储单元MC1至第四存储单元MC4。本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如本领域技术人员在提交本申请时将清楚的，除非另有说明，否则结合特定实施例描述的特征、特性和/或元件可以单独地使用，或与结合其他实施例描述的特征、特性和/或元件相组合地使用。因此，本领域技术人员将理解，在不脱离权利要求中阐述的实施例的精神和范围的情况下可以进行形式和细节上的各种改变。当前第1页1 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