本发明涉及半导体封装领域，尤其涉及一种堆叠芯片的封装方法及采用该方法制造的封装体。
背景技术：
qfn/dfn产品通常会存在采用堆叠芯片进行封装的情况，上下芯片之间会采用导电片进行连接。图1是现有的一种采用双芯片堆叠进行封装的封装体。请参阅图1，塑封引线框架及芯片等结构的塑封体14采用虚线示意性绘示，在该封装体中，在引线框架10上设置有四个第一层芯片11，在第一层芯片11上设置有多个导电片12，一第二层芯片13设置在所述导电片12的上表面，进而通过导电片12将第一层芯片11及第二层芯片13连通。
在该种类型的封装体中，通常会需要使用很多导电片(clip)，而且，对于小型化的封装体，其要求导电片尺寸很小。图2是现有的导电片阵列的结构示意图，其中采用虚线框a示意性地圈示出一个封装体对应的导电片单元，在图2中示意性地绘示两个导电片单元。在将导电片20焊接在第一层芯片的步骤中，采用冲具直接冲压所述导电片阵列，冲压完成后，通过移动工具直接移动多个导电片20，使导电片20与所述第一层芯片焊接。
该种方法存在如下缺点：1、由于冲压后的导电片20被直接移动至第一层芯片上进行焊接，因此，导电片20的排布需要与第一层芯片的排布对应，例如，如图2所示，相邻的两个导电片20之间的距离需要依据第一层芯片的分布而定，相邻的两个导电片单元之间的距离要根据两个封装体之间的分布而定，这就会导致导电片阵列框架设计上很多的空间浪费，影响导电片阵列框架的密度，进而影响导电片阵列框架的成本；2、受到现有的冲具的限制，每一导电片的尺寸不能过小，对于多颗导电片同时装配的产品，相邻的两颗导电片之间距离不能太小，这就导致采用该方法形成的封装体无法实现该封装体的设计意图，无法满足实际的要求；3、在冲压时，导电片的侧面需要留有余量，使得导电片的侧面会有残留结构，导致导电片的侧面不平整；4、采用冲具冲压，会在冲压处产生冲压毛刺，影响产品性能。
技术实现要素：
本发明所要解决的技术问题是，提供一种堆叠芯片的封装方法及采用该方法制造的封装体，其能够降低导电片阵列框架的成本、满足更多需求。
为了解决上述问题，本发明提供了一种堆叠芯片的封装方法，包括如下步骤：提供一引线框架；在所述引线框架上放置第一层芯片；提供一导电片阵列，所述导电片阵列包括多个导电片；切割所述导电片阵列，使至少一个导电片独立；将至少一个导电片设置在所述第一层芯片上。
在一实施例中，在切割所述导电片阵列步骤之前，还包括一在所述导电片阵列上贴一支撑膜的步骤。
在一实施例中，所述导电片的一表面具有用于与第一层芯片连接的凸起，则在将至少一个导电片设置在所述第一层芯片上的步骤中，采用倒装的方法将导电片设置在所述第一层芯片上，所述凸起与第一层芯片连接。
在一实施例中，在将至少一个导电片设置在所述第一层芯片上的步骤之后，还包括一在所述导电片上设置第二层芯片的步骤。
在一实施例中，包括如下步骤：在切割所述导电片阵列步骤之前，将第二层芯片与对应的导电片的一表面连接；切割所述导电片阵列，使与所述第二层芯片连接的导电片独立；
将与所述第二层芯片连接的导电片设置在所述第一层芯片上，所述导电片的另一表面与所述第一层芯片连接。
在一实施例中，在切割所述导电片阵列步骤之前，还包括一在所述导电片阵列上贴一支撑膜的步骤。
本发明还提供一种堆叠芯片的封装体，所述封装体包括一引线框架、第一层芯片及至少一个导电片，所述第一层芯片设置在所述引线框架上，所述导电片设置在所述第一层芯片上，所述导电片的下表面与所述第一层芯片连接，所述导电片与所述下表面垂直的侧壁的表面平整。
在一实施例中，所述封装体还包括一第二层芯片，所述第二层芯片设置在所述导电片上，且与所述导电片的上表面连接。
在一实施例中，所述导电片的下表面具有至少一凸起，所述凸起与所述第一层芯片连接。
本发明的优点在于，避免了现有的导电片阵列框架布局上的空间浪费，可以有效提高导电片阵列框架的密度，进而降低导电片阵列框架的成本；导电片的形状及尺寸设计不再被冲切制程能力所限制，没有最小冲切间距要求，没有多余的冲切留边，没有冲切毛刺的问题，没有框架宽度设计限制，设计更灵活，能满足更多需求；不需要传统的冲具制作需求，进行切割刀即可完成，节省了冲具方面的投资，且导电片阵列框架制作速度较快，能充分满足快速消费电子设计研发快速响应的要求。
附图说明
图1是现有的一种采用双芯片堆叠进行封装的封装体；
图2是现有的导电片阵列的结构示意图；
图3是本发明堆叠芯片的封装方法的第一实施例步骤示意图；
图4a～图4h是本发明堆叠芯片的封装方法的第一实施例的工艺流程图；
图5a～图5h是本发明堆叠芯片的封装方法的第二实施例的工艺流程图；
图6是本发明堆叠芯片的封装方法的第三实施例步骤示意图；
图7a～图7h是本发明堆叠芯片的封装方法的第二实施例的工艺流程图；
图8是本发明堆叠芯片的封装体的一个实施例的结构示意图；
图9是导电片的结构示意图。
具体实施方式
下面结合附图对本发明提供的堆叠芯片的封装方法及采用该方法制造的封装体的具体实施方式做详细说明。
图3是本发明堆叠芯片的封装方法的第一实施例步骤示意图，请参阅图3，在该第一实施例中，所述封装方法包括如下步骤：步骤s30、提供一引线框架；步骤s31、在所述引线框架上放置第一层芯片；步骤s32、提供一导电片阵列，所述导电片阵列包括多个导电片；步骤s33、切割所述导电片阵列，使至少一个导电片独立；步骤s34、将至少一个导电片设置在所述第一层芯片上；步骤s35，在所述导电片上设置第二层芯片。
图4a～图4h是本发明堆叠芯片的封装方法的第一实施例的工艺流程图。
请参阅步骤s30及图4a，提供一引线框架400。所述引线框架400包括多个基岛401，每一基岛可放置至少一芯片。所述引线框架400的结构为现有的堆叠芯片封装的常规结构。
请参阅步骤s31及图4b，在所述引线框架400上放置第一层芯片410，在本实施例中，在所述基岛401上分别放置一个芯片，形成第一层芯片410。所述第一层芯片410可采用常规的芯片黏贴在引线框架上的方法进行黏贴。
请参阅步骤s32及图4c，提供一导电片阵列420，所述导电片阵列420包括多个导电片421。在所述导电片阵列420中，多个导电片421依次排列并通过连筋422彼此连接。
请参阅步骤s33、图4d及图4e，使用切割工具425切割所述导电片阵列420，使至少一个导电片421独立。在该步骤中，采用切割刀等常规工具对所述导电片阵列420进行切割，以使所述导电片421从所述导电片阵列420分离，例如，切割所述连筋422，以使所述导电片421从所述导电片阵列420分离。图4e是切割后单个导电片421的结构示意图.
在切割步骤之前，还包括一在所述导电片阵列420背面贴一支撑膜423的步骤。如图4c所示，所述支撑膜423黏贴在所述导电片阵列420背面，以避免切割时导电片421散落。所述支撑膜423为常规的膜结构，例如，半导体封装中常用的蓝膜。在进行步骤s34时，再将单颗的所述导电片421从所述支撑膜423上取下。
请参阅步骤s34及图4f，将至少一个导电片421设置在所述第一层芯片410上。所述导电片421可采用常规的芯片正装的方式进行贴装。在本实施例中，第一层芯片410的相邻的两个芯片采用一个导电片421连接。
请参阅步骤s35及图4g，在所述导电片421上设置第二层芯片430。所述第二层芯片430可包括多个芯片，也可仅为一个芯片，在本实施例中，所述第二层芯片430仅有一个芯片，该芯片与两个导电片421连接，进而实现第一层芯片410与第二层芯片430的连接。
若是需要进行第三层芯片的连接，则在第二层芯片430上在贴装导电片421，在导电片上贴装第三层芯片，依次类推，形成多层芯片堆叠的结构。
在步骤s35之后，如图4h，打线，通过金属线440将芯片与引线框架连接。后续还需要进行塑封，形成堆叠芯片的封装体。
本发明堆叠芯片的封装方法将导电片分割为独立的个体后再与芯片进行贴装，导电片的排布不会受芯片分布的影响，且在导电片阵列中，导电片可紧密排布，有效提高导电片阵列的密度，降低导电片阵列框架的成本。
本发明堆叠芯片的封装方法还提供第二实施例。所述第二实施例与第一实施例的区别在于，在第二实施例中，第二层芯片先与导电片焊接后再与第一层芯片焊接。具体说明如下。
图5a～图5h是本发明堆叠芯片的封装方法的第二实施例的工艺流程图。
请参阅图5a，提供一引线框架500。所述引线框架500包括多个基岛501，每一基岛可放置至少一芯片。所述引线框架500的结构为现有的堆叠芯片封装的常规结构。
请参阅图5b，在所述引线框架500上放置第一层芯片510，在本实施例中，在所述基岛501上分别放置一个芯片，形成第一层芯片510。所述第一层芯片510可采用常规的芯片黏贴在引线框架上的方法进行黏贴。
请参阅图5c，提供一导电片阵列520，所述导电片阵列520包括多个导电片521。在所述导电片阵列520中，多个导电片521依次排列并通过连筋522彼此连接。
请参阅图5d，将第二层芯片530与对应的导电片521的一表面连接。在本实施例中，所述第二层芯片530包括一个芯片，该芯片与两个导电片521连接。
请参阅图5e及图5f，使用切割工具525切割所述导电片阵列520，使与所述第二层芯片530连接的导电片521独立，形成第二层芯片530与导电片521连接的结构。图5f是切割后第二层芯片530与导电片521连接的结构示意图.
在切割之前，还包括一在所述导电片阵列520背面贴一支撑膜523的步骤。如图5c所示，所述支撑膜523黏贴在所述导电片阵列520背面，以避免切割时导电片521散落。所述支撑膜523为常规的膜结构，例如，半导体封装中常用的蓝膜。
请参阅图5g，将与所述第二层芯片530连接的导电片521设置在所述第一层芯片510上，所述导电片521的另一表面与所述第一层芯片510连接。所述导电片521可采用常规的芯片正装的方式进行贴装。在本实施例中，所述第二层芯片530仅有一个芯片，该芯片与两个导电片521连接，进而实现第一层芯片510与第二层芯片530的连接。
若是需要进行第三层芯片的连接，则在第二层芯片530上在贴装导电片521，在导电片上贴装第三层芯片，依次类推，形成多层芯片堆叠的结构。
如图5h，打线，通过金属线540将芯片与引线框架连接。后续还需要进行塑封，形成堆叠芯片的封装体。
本发明第一实施例是针对表面平坦的导电片的封装方法，而对于表面具有“压深”结构的导电片，本发明还提供一种封装方法。
图6是本发明堆叠芯片的封装方法的第三实施例步骤示意图，请参阅图6，在该第三实施例中，所述封装方法包括如下步骤：步骤s60、提供一引线框架；步骤s61、在所述引线框架上放置第一层芯片；步骤s62、提供一导电片阵列，所述导电片阵列包括多个导电片，所述导电片的一表面具有用于与第一层芯片连接的凸起；步骤s63、切割所述导电片阵列，使至少一个导电片独立；步骤s64、采用倒装的方法将导电片设置在所述第一层芯片上，所述凸起与所述第一层芯片连接；步骤s65，在所述导电片上设置第二层芯片。
图7a～图7h是本发明堆叠芯片的封装方法的第二实施例的工艺流程图。
请参阅步骤s60及图7a，提供一引线框架700。所述引线框架700包括多个基岛701，每一基岛可放置至少一芯片。所述引线框架700的结构为现有的堆叠芯片封装的常规结构。
请参阅步骤s61及图7b，在所述引线框架700上放置第一层芯片710，在本实施例中，在所述基岛701上分别放置一个芯片，形成第一层芯片710。所述第一层芯片710可采用常规的芯片黏贴在引线框架上的方法进行黏贴。
请参阅步骤s62及图7c，提供一导电片阵列720，所述导电片阵列720包括多个导电片721。在所述导电片阵列720中，多个导电片721依次排列并通过连筋722彼此连接。所述导电片721的一表面具有用于与第一层芯片710连接的凸起724，所述凸起724即为上文所述的“压深”结构，在本实施例中，所述导电片721的一表面具有两个相对设置的凸起724。
请参阅步骤s63、图7d及7e，使用切割工具725切割所述导电片阵列720，使至少一个导电片721独立。在该步骤中，采用切割刀等常规工具对所述导电片阵列720进行切割，以使所述导电片721从所述导电片阵列720分离，例如，切割所述连筋722，以使所述导电片721从所述导电片阵列420分离。图7e是切割后单个导电片721的结构示意图。
在切割步骤之前，还包括一在所述导电片阵列720背面贴一支撑膜723的步骤。如图7c所示，所述支撑膜723黏贴在所述导电片阵列720背面，即所述支撑膜723黏贴在所述导电片721没有凸起724的一面，以避免切割时导电片721散落。所述支撑膜723为常规的膜结构，例如，半导体封装中常用的蓝膜。在进行步骤s34时，再将单颗的所述导电片721从所述支撑膜723上取下。
请参阅步骤s64及图7f，采用倒装的方法将导电片721设置在所述第一层芯片710上，所述凸起724与所述第一层芯片710连接。在本实施例中，第一层芯片710的相邻的两个芯片采用一个导电片721连接。所述倒装的方法指的是将导电片721翻转，使导电片721具有凸起724的一面朝向第一层芯片710。
请参阅步骤s65及图7g，在所述导电片721上设置第二层芯片730。所述第二层芯片730可包括多个芯片，也可仅为一个芯片，在本实施例中，所述第二层芯片730仅有一个芯片，该芯片与两个导电片721连接，进而实现第一层芯片710与第二层芯片730的连接。
若是需要进行第三层芯片的连接，则在第二层芯片730上在贴装导电片721，在导电片上贴装第三层芯片，依次类推，形成多层芯片堆叠的结构。
在步骤s65之后，如图7h，打线，通过金属线740将芯片与引线框架连接。后续还需要进行塑封，形成堆叠芯片的封装体。
本发明还提供一种堆叠芯片的封装体，所述封装体采用上述的封装方法进行封装。图8是本发明堆叠芯片的封装体的一个实施例的结构示意图。请参阅图8，所述封装体包括一引线框架400、第一层芯片410及至少一个导电片421。所述第一层芯片410设置在所述引线框架400上，所述导电片421设置在所述第一层芯片410上，所述导电片421的下表面与所述第一层芯片410连接。
进一步，所述封装体还包括一第二层芯片430，所述第二层芯片430设置在所述导电片421上，且与所述导电片421的上表面连接。若是还有第三层芯片的连接，则在第二层芯片730上贴装导电片，在导电片上贴装第三层芯片，依次类推，形成多层芯片堆叠的结构。通过金属线440将芯片与引线框架连接。其中，本发明封装体还包括一塑封体800，所述塑封体800塑封芯片、金属线及引线框架，形成堆叠芯片的封装体。
其中，所述导电片421与所述下表面垂直的侧壁的表面平整。为了清楚说明导电片421的结构，将所述导电片421分离出来，图9是导电片421的结构示意图。请参阅图9，所述导电片421的侧壁表面没有凸起，其表面平整。而现有的该种封装体，其侧壁表面具有冲压后遗留的残留结构，导致导电片的侧面不平整，影响产品性能。在另一实施例中，所述导电片421的下表面具有至少一凸起(如图7c中的凸起724)，所述凸起与所述第一层芯片410连接。
本发明堆叠芯片的封装体的导电片的侧壁的表面平整，不存在冲压后的残留结构，且没有冲压毛刺产生，提高了产品的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。