半导体器件及其制作方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

在dram(dynamicrandomaccessmemory，动态随机存取存储器)工艺结构中，最小存储单元是一个晶体管和一个存储电容组成，如图1所示，当所选择的wl(wordline，字线)线路是导通时，晶体管mosfet(metallicoxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)导通，即可从bl(bitline，位线)线路上读取存储在电容器storagecapacitor上的位信息，即读取讯号。

在dram工艺技术发展上，存储单元通过达到最大的集成密度来降低生产成本及提高存储器单元操作速度，在制作存储单元的过程中mosfet通常会使用沟槽型结构设计。如图2所示，mosfet从下至上包括：p型硅衬底部110、深n型阱层120、n型阱区130、绝缘隔绝区140、p型阱层150、gate生长绝缘氧化层160、gate金属层170、n型重掺杂区180和字线金属层190；其中，n型重掺杂区180包括漏极区域181和源极区域182。字线金属层190深入沟槽内与p型阱150接触部分的通道长度a将决定mosfet操作电压的大小及导通电流的大小，进而主宰器件的操作速度。过去，通常藉由n型重掺杂区180的扩散加深来减少通道长度，用于增加导通电流大小及操作速度。但是，在相同的闸极电压操作下，当通道长度越短时靠近绝缘隔绝区140的cell端附近的电场越强，进使得漏电流增加(如图2所示的电子漏电流于硅基板的路径b)，减少通道电容器上的电荷量，使得gidl(gate-induceddrainleakage，栅诱导漏极泄漏电流)效应更加显著，此时由于通道电容器上的电荷量减少了会造成读取讯号时增加了误判的机率。因此，对于如何有效增加导通电流来提高存储单元的操作速度，并兼顾抑制漏电流的增加来减少读取讯号时误判的机率的重要课题亟需解决。

技术实现要素：

本发明实施例提供一种半导体器件及其制作方法，以解决或缓解现有技术中的一项或更多项技术问题。

作为本发明实施例的第一个方面，本发明实施例提供一种半导体器件的制作方法，包括：提供基板，所述基板具有多个有源区，以及设置在所述有源区之间的晶体管隔离结构以隔离所述有源区，所述有源区包括p型阱区；通过离子注入法先后植入锗离子和n型掺杂离子于所述基板的所述p型阱层的表层并沿所述基板的厚度方向延伸，形成n型轻掺杂层，所述n型轻掺杂层包括漏极区域和源极区域；刻蚀所述基板穿过所述n型轻掺杂层以及刻蚀部分所述p型阱层形成栅极沟槽，所述源极区域包括位于所述栅极沟槽与所述晶体管隔离结构之间的n型轻掺杂层，以及所述漏极区域包括位于相邻的阵列场效应晶体管的所述栅极沟槽之间的n型轻掺杂层；在所述栅极沟槽的表面形成栅极绝缘氧化层；沉积金属于所述栅极沟槽内底部，以形成栅极金属层；透过所述栅极绝缘氧化层植入p型掺杂离子于所述n型轻掺杂层中紧邻所述栅极绝缘氧化层的区域，以形成n型可调变轻掺杂区；沉积介电隔离层于所述栅极沟槽内的栅极金属层表面，以覆盖所述基板的上表面；部分刻蚀所述介电隔离层，以露出在所述漏极区域的表面；通过离子注入法先后植入锗离子和n型掺杂离子于所述漏极区域，并沿所述基板的厚度方向延伸至所述p型阱层的表层中，以使所述n型轻掺杂层在所述漏极区域的厚度大于所述n型轻掺杂层在所述源极区域的厚度。

结合第一方面，在第一方面的第一种实施方式中，通过离子注入法先后植入锗离子和n型掺杂离子于所述p型阱层的表层并沿所述基板的厚度方向延伸，形成n型轻掺杂层，包括：

通过离子注入法以第一能量植入锗离子于所述p型阱层的表层并沿所述基板的厚度方向延伸，形成具有第一深度的锗离子植入区；以及通过离子注入法以第二能量植入n型掺杂离子于具有所述第一深度的锗离子植入区，形成具有第二深度的n型掺杂离子植入区；其中，所述第一能量大于所述第二能量，且所述第一深度大于所述第二深度。

结合第一方面的第一种实施方式，在第一方面的第二种实施方式中，所述基板为p型硅衬底；以及形成所述栅极绝缘氧化层的步骤包括：

通过高温制程，在所述栅极沟槽表面形成所述栅极绝缘氧化层，以及注入有所述锗离子的所述n型轻掺杂层中的硅材料被转化为锗化硅材料。

结合第一方面的第二种实施方式，在第一方面的第三种实施方式中，n型掺杂离子包括磷离子和砷离子。

结合第一方面，在第一方面的第四种实施方式中，植入所述p型掺杂离子所依赖的能量低于植入所述n型掺杂离子所依赖的能量，以及所述p型掺杂离子的浓度低于所述n型掺杂离子的浓度。

结合第一方面的第三种实施方式，在第一方面的第五种实施方式中，通过离子注入法先后植入锗离子和n型掺杂离子于所述漏极区域的步骤，包括：

通过离子注入法以第三能量植入锗离子和磷离子于所述漏极区域，并沿基板的厚度方向延伸至所述p型阱层的表层中，形成具有第三深度的锗离子磷离子植入区；其中，所述第三深度大于所述第一深度，所述第三能量大于所述第一能量；通过离子注入法以第四能量植入具有第一浓度的砷离子于锗离子磷离子植入区，形成具有第四深度的砷离子植入区；其中，所述第四能量小于所述第三能量，所述第四深度小于所述第三深度。

结合第一方面的第五种实施方式，在第一方面的第六种实施方式中，在形成具有第四深度的砷离子植入区之后，还包括：通过离子注入法植入具有第二浓度的砷离子于所述漏极区域的表面中；其中，所述第一浓度小于所述第二浓度。

结合第一方面的第六种实施方式，在第一方面的第七种实施方式中，在植入具有第二浓度的砷离子于漏极区域的表面中之后，所述方法还包括：对半导体器件进行热退火处理，以使具有所述第三深度的所述锗离子磷离子植入区中的硅材料被转化为锗化硅材料以及激活植入的n型掺杂离子。

结合第一方面的第六种实施方式，在第一方面的第八种实施方式中，锗离子的植入量大于5×10¹⁵cm^-2，n型掺杂离子的植入量介于2×10¹³cm^-2至5×10¹⁴cm^-2之间。

结合第一方面，在第一方面的第九种实施方式中，所述介电隔离层的材质包括氮化硅。

结合第一方面，在第一方面的第十种实施方式中，所述方法还包括：去除所述介电隔离层，并在所述栅极金属层之上沉积字线金属层，以接触在所述晶体管隔离结构两侧的栅极沟槽内的栅极金属层。

第二方面，本发明实施例还提供一种半导体器件，包括：

基板，具有多个有源区；其中，所述有源区开设有栅极沟槽并深入至所述有源区的p型阱层的一部分；所述p型阱层的表层设置有n型轻掺杂层且掺杂有n型掺杂离子，包括漏极区域和源极区域，所述源极区域包括掺杂有p型掺杂离子且贴近所述沟槽的n型可调变轻掺杂区，且所述源极区域包括位于相邻的阵列场效应晶体管的所述栅极沟槽之间的n型轻掺杂层，以及所述n型轻掺杂层在所述漏极区域的厚度大于所述n型轻掺杂层在所述源极区域的厚度；晶体管隔离结构，设置在所述有源区之间，以隔离所述有源区，且所述源极区域包括位于所述晶体管隔离结构与所述有源区的栅极沟槽之间的n型轻掺杂层；栅极绝缘氧化层，形成在所述栅极沟槽的表面和所述源极区域表面，并与所述晶体管隔离结构相接，且设在所述栅极沟槽的表面的所述栅极绝缘氧化层与所述源极区域的所述n型可调变轻掺杂区相接；栅极金属层，设置在所述栅极沟槽底部且在所述栅极绝缘氧化层上。

进一步地，所述半导体器件还包括字线金属层，设置所述栅极绝缘氧化层和所述栅极金属层之上以接触在所述晶体管隔离结构两侧的栅极沟槽内的栅极金属层。

进一步地，所述基板从下往上依次包括p型硅衬底部、深n型阱层、所述p型阱层和n型阱区；其中，所述n型阱区穿越所述p型阱层并延伸入所述深n型阱层的一部分，且围绕在所述晶体管隔离结构深入至所述p型阱层的部分的周围，以及所述晶体管隔离结构内置二氧化硅。

优选地，所述n型轻掺杂层的组成包括锗化硅材料。

优选地，所述n型掺杂离子包括磷离子和砷离子。

进一步地，所述漏极区域的表面包含漏极接触窗，且所述漏极接触窗所掺杂的砷离子的浓度高于所述漏极区域内部所掺杂的磷离子的浓度。

更进一步地，所述n型可调变轻掺杂区的p型掺杂离子的浓度低于所述n型轻掺杂层的n型掺杂离子的浓度。

本发明采用上述技术方案，在n型轻掺杂区形成步骤过程，先后植入锗离子和n型掺杂离子来形成n型轻掺杂区，进而在漏极接触窗的制作过程中，再次植入锗离子和n型掺杂离子于漏极接触窗之下的n型轻掺杂层，并沿基板方向延伸至p型阱层的表层中，使得n型轻掺杂层的漏极区域与源极区域构成非对称结构，即延伸n型轻掺杂层的漏极区域来减少漏极区域端的通道长度并维持源极区域端的通道长度不变，有效地减少晶体管漏极到源极的通道长度，降低晶体管的串联电阻以及提升晶体管的导通电流，且由于源极区域端的通道长度保持不变，减少漏极到源极的通道长度并不会引起源端的gidl效应增强而造成存储电荷的流失，从而本技术方案在提高导通电流的同时，可以避免因漏电流的增加而引起的在读取讯号时产生的误判情形的发生。另外，对源极区域中与栅极沟槽表面的栅极氧化层相接的区域掺杂p型掺杂离子，形成n型可调变掺杂区，有效降低该区域的活化浓度，产生如同平面晶体管的轻掺杂结构，使得器件在导通时有效地降低此区域的电场大小，进而降低gidl效应产生的漏电流，进一步避免存储电荷的流失以及其引起的在读取讯号时产生的误判情形的发生。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1是现有技术提供的存储器的一个存储单元的结构示意图；

图2是现有技术提供的一种半导体器件的截面示意图；

图3是本发明提供的一种半导体器件的制作方法的流程示意图；

图4-1至图4-13是本发明提供的半导体器件的制作过程示意图；

图5是本发明提供的一种半导体器件的制作方法中延伸n型轻掺杂层的漏极区域的深度的流程示意图。

附图标记说明：

110-p型硅衬底部；120-深n型阱层；130-n型阱区；

140-绝缘隔绝区；150-p型阱层；160-gate生长绝缘氧化层；

170-gate金属层；180-n型重掺杂区；190-字线金属层；

210-p型硅衬底部；220-深n型阱层；230-p型阱层；

240-n型阱区；250-晶体管隔离结构；260-n型轻掺杂层；

261-具有第一深度的锗离子植入区；262-n型掺杂离子植入区；

263-漏极区域；264-源极区域；265-漏极接触窗；

266-具有第三深度的锗离子植入区；267-锗离子磷离子植入区；

268-砷离子植入区；

270-栅极沟槽；

280-栅极绝缘氧化层；281-栅极金属层；282-介电隔离层；283-字线金属层；

290-n型可调变轻掺杂区；

a-通道长度；

b-电子漏电流于硅基构的路径。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

在半导体器件阵列场效应晶体管的制作过程中，在形成n型轻掺杂区之前，会依次在p型硅衬底部上形成深n型阱层、p型阱层、晶体管隔离结构和n型阱区，其中，晶体管隔离结构内部为二氧化硅。基于这一基板，本发明旨在在形成n型轻掺杂区的过程中形成非对称的漏极区域和源极区域，使两区域具有不同的n型掺杂原子的扩散深度，进而减少漏极到源极的通道长度并维持源极的通道长度，达到提高导通电流的同时并不增加漏电流的效果。以下将详细描述本技术方案的半导体器件的制作过程：

请参阅图3，本发明实施例提供一种半导体器件的制作方法，包括以下步骤要步骤s10～步骤s90：

步骤s10，制作n型轻掺杂层。如图4-1所示，在p型硅衬底部210从下往上依次沉积有深n型阱层220、p型阱层230、n型阱区240和晶体管隔离结构250，其中，晶体管隔离结构250内部为二氧化硅，外部为绝缘层，起到绝缘隔离有源区的p型阱层与晶体管隔离结构250内部二氧化硅的部分相接触。以此作为基板，然后通过离子注入法先后植入锗离子和n型掺杂离子于p型阱层230的表层并沿p型硅衬底部210方向延伸，形成n型轻掺杂层260，如图4-2所示。

其中，离子注入法是把掺杂剂的原子引入固体中的一种材料改性方法。简单地说，离子注入的过程，就是在真空系统中，用经过加速的要掺杂的原子的离子照射(注入)固体材料，从而在所选择的(即被注入的)区域形成一个具有特殊性质的表面层(注入层)。

另一方面，注入离子的深度分布可由加速电压控制，即由注入能量来控制，则更为细化地，如图4-2所示，本步骤先后注入锗离子和n型掺杂离子的具体过程为：首先，通过离子注入法以第一能量植入锗离子于p型阱层230的表层并沿p型硅衬底部210方向延伸，形成具有第一深度的锗离子植入区261。然后，通过离子注入法以第二能量植入n型掺杂离子于具有第一深度的锗离子植入区261，形成具有第二深度的n型掺杂离子植入区262；其中，n型掺杂离子可以是磷离子和砷离子中的至少一者，锗离子的注入量大于5×10¹⁵cm^-2，n型掺杂离子的注入量介于2×10¹³cm^-2至5×10¹⁴cm^-2之间。第一能量大于第二能量，第一深度大于第二深度。如此，高剂量的锗离子植入后，将使原本具晶向的硅材料区域(p型阱层230)形成非晶向化的结构(锗离子植入区261)，对后续n型掺杂离子的植入深度有抑制效果，进而在达成超浅接面的同一制程条件下(同一n型掺杂离子的注入量)，可增加n型掺杂离子的在单位植入区的植入剂量，有效提高n型掺杂离子的活化浓度。优选地，锗离子的注入量大于5×10¹⁵cm^-2，n型掺杂离子的注入量介于2×10¹³cm^-2至5×10¹⁴cm^-2之间。

步骤s20，刻蚀形成栅极沟槽。通过一般的刻蚀方法，根据栅极沟槽270的深度及空间设计要求，从有源区的表面的一个区域开始往下刻蚀，穿过n型轻掺杂层260并刻蚀部分p型阱层230，形成栅极沟槽270，如图4-3所示。

步骤s30，在栅极沟槽的表面形成栅极绝缘氧化层。具体地，如图4-4所示，可以通过高温制程形成栅极绝缘氧化层280于栅极沟槽270表面，与此同时，由于高温引起在步骤s10中形成的锗离子植入区261中的锗离子与硅材料产生氧化反应，使得图4-3中n型轻掺杂层260的锗离子植入区261中的硅材料被转化为锗化硅材料(以图4-4所示锗化硅材料的n型轻掺杂层260作为示意)。其中，如图4-4所示，在所述栅极沟槽270与所述晶体管隔离结构250之间的n型轻掺杂层260为源极区域263，以及在相邻的阵列场效应晶体管的栅极沟槽270之间的n型轻掺杂层260为漏极区域264。由于n型掺杂离子如砷离子和磷离子，其在锗化硅材料中的固态溶解度高于硅材料，进一步提高n型掺杂离子的活化浓度。因而对于同一注入量的n型掺杂离子，由锗化硅材料构成的n型轻掺杂层260相比由硅材料构成的n型轻掺杂层260的串联电阻更小，有效提高导通电流。

步骤s40，沉积栅极金属层。根据栅极金属层281的深度设计要求，沉积相应的金属量的金属于栅极沟槽270内一部分，在栅极沟槽270内形成栅极金属层281，如图4-5所示，栅极金属层281深入到p型阱层230内部，且栅极金属层281的顶部水平线高于n型轻掺杂层260与p型阱层230相接的水平线。优选地，本步骤所沉积的金属为具有导电性能的半导体材料，一般为负晶硅。

步骤s50，掺杂p型掺杂离子。通过离子注入法，透过栅极绝缘氧化层280植入p型掺杂离子于所述n型轻掺杂层中靠近栅极沟槽270表面的栅极绝缘氧化层280的区域，以形成n型可调变轻掺杂区290，如图4-6所示。具体地，注入p型掺杂离子于n型可调变轻掺杂区290所依赖的能量低于注入n型掺杂离子于n型轻掺杂层260所依赖的能量，以及p型掺杂离子的浓度低于n型掺杂离子。从而调变了靠近栅极沟槽270表面的栅极绝缘氧化层280的n型轻掺杂层260区域的浓度，有效降低该区域的活化浓度，产生如同平面晶体管的轻掺杂结构，使得器件在导通时有效地降低此区域的电场大小，进而降低gidl效应产生的漏电流，进一步避免存储电荷的流失以及其引起的在读取讯号时产生的误判情形的发生。

步骤s60，沉积介电隔离层。优选地，介电隔离层的材料为氮化硅，用于在后续遮盖除漏极区域263外的表面，以防止在后续步骤植入的离子进入到源极区域264和栅极金属层281。通过一般的沉积方法，将沉积氮化硅于栅极沟槽270内的栅极金属层281表面，直至覆盖基板的上表面，以形成介电隔离层282，如图4-7所示。

步骤s70，刻蚀以裸露漏极区域的表面(漏极接触窗)。根据n型轻掺杂层260设计的漏极区域263的位置，确定n型轻掺杂层260中的漏极接触窗265的位置，漏极接触窗265为漏极区域263的表面，进而确定漏极接触窗265对应在介电隔离层282的位置，对该位置向下进行刻蚀介电隔离层282直至露出在栅极金属层281两侧的n型轻掺杂层的上表面，作为漏极接触窗265，如图4-8所示。

步骤s80，延伸n型轻掺杂层的漏极区域的深度。可以通过离子注入法先后植入锗离子和n型掺杂离子于漏极接触窗265之下的n型轻掺杂层260，即漏极区域263，并沿p型硅衬底部210方向延伸至p型阱层230的表层中，从而延伸了漏极区域263的深度，使得n型轻掺杂层260的漏极区域263的厚度大于n型轻掺杂层260的源极区域264的厚度，如图4-13所示。优选地，由于n型掺杂离子包含有两种，可以分成两次进行植入，以下将结合图5详细描述本步骤s80的具体实施过程：

步骤s81，植入锗离子。通过离子注入法以第三能量植入锗离子于漏极接触窗265之下的n型轻掺杂层260的区域，并沿p型硅衬底部210方向延伸至p型阱层230的表层中，形成具有第三深度的锗离子植入区266，如图4-9所示；其中，第三深度大于第一深度，第三能量大于第一能量。优选地，此步骤锗离子的注入量大于5×10¹⁵cm^-2。

步骤s82，植入磷离子。通过离子注入法以第三能量植入磷离子于具有第三深度的锗离子值入区266中，形成具有第三深度的锗离子磷离子植入区267，如图4-10所示。从而，植入锗离子的深度与植入磷离子的深度相同。优选地，此步骤磷离子的注入量介于2×10¹³cm^-2至5×10¹⁴cm^-2之间。在本发明实施例中，步骤s71和步骤s72两者的植入锗离子和磷离子的顺序可以互换。

步骤s83，植入砷离子。通过离子注入法以第四能量植入具有第一浓度的砷离子于锗离子磷离子植入区267，形成具有第四深度的砷离子植入区268,如图4-11所示；其中，第四能量小于第三能量，第四深度小于第三深度。优选地，此步骤砷离子的注入量介于2×10¹³cm^-2至5×10¹⁴cm^-2之间，即步骤s82和步骤s83的离子注入的浓度可以处于同一浓度数量级或者是同一浓度。

从而，通过以上步骤完成了n型轻掺杂层260的漏极区域263的通道调变，即漏极区域263的通道减短量可以由植入n型掺杂离子的深度来调整，一般来说，植入的离子深度越长，漏极区域263的通道越短，并由于源极区域264通道维持不变，则漏极与源极之间的通道也变短，通道的串联电阻也相应地减少。更进一步地可以增加漏极接触窗265的植入n型掺杂离子的浓度，优选为砷离子。即还可以包括以下步骤s84。

步骤s84，加深漏极接触窗的砷离子浓度。通过离子注入法植入具有第二浓度的砷离子于漏极接触窗265(漏极区域263的表面)中，如图4-12所示；其中，第一浓度小于第二浓度，优选地，第一浓度所处的浓度数量级小于第二浓度所处的浓度数量级，以加深漏极接触窗265的砷离子浓度，从而漏极区域263包括轻掺杂区(锗离子磷离子植入区267和砷离子植入区268)和接触窗重掺杂区(漏极接触窗265)。

通过以上步骤s10至步骤s80即可以形成具有非对称的漏极区域和源极区域的半导体器件，使两区域具有不同的n型掺杂原子的扩散深度。更进一步地，还可以包括步骤s90以完成字线金属层的制作。

步骤s90，制作字线金属层并完成热退火处理。其中，制作字线金属层可以为：去除介电隔离层282，并在栅极金属层281之上沉积字线金属层283，以接触在晶体管隔离结构250两侧的栅极沟槽内的栅极金属层281，如图4-13所示。以及热退火处理可以为：对整个半导体器件进行热退火处理，以使具有第三深度的锗离子植入区267中的硅材料被转化为锗化硅材料以及激活植入的n型掺杂离子和p型掺杂离子，进一步降低漏极区域263的接触电阻。

经由上述实施例提供的半导体器件的制作方法生成的半导体器件的结构可如4-13所示，其包括：p型硅衬底部210、深n型阱层220、p型阱层230、n型阱区240、晶体管隔离结构250、栅极绝缘氧化层280、栅极金属层281、n型轻掺杂的漏极区域263、n型轻掺杂的源极区域264、n型重掺杂的漏极接触窗265、n型可调变轻掺杂区290以及字线金属层283。其中，掺杂的漏极区域263和掺杂的源极区域264之间设置有栅极沟槽270，其深入到p型阱层230的一部分，栅极绝缘氧化层280覆盖在栅极沟槽270表面并延伸平铺在源极区域264表面与晶体管隔离结构250相接，栅极沟槽270内部沉积有栅极金属层281。n型可调变轻掺杂区290设在源极区域264中，与所述栅极沟槽的表面的所述栅极绝缘氧化层相接，且掺杂有p型掺杂离子，调变了n型可调变轻掺杂区290的浓度，有效降低该区域的活化浓度。由于其产生如同平面晶体管的轻掺杂结构，使得器件在导通时有效地降低此区域的电场大小，进而降低gidl效应产生的漏电流，进一步避免存储电荷的流失以及其引起的在读取讯号时产生的误判情形的发生。以及，n型轻掺杂的漏极区域263深入p型阱层230的深度(n型轻掺杂层260在所述漏极区域263的厚度)高于n型轻掺杂的源极区域264深入p型阱层230的深度(n型轻掺杂层260在所述源极区域264的厚度)，使得漏极区域263与源极区域264形成非对称结构，减短漏极区域263对应的通道长度，使得漏极与源极之间的通道长度整体变短，减少通道电阻，提高漏极与源极之间的导通电流，加快操作速度，并由于源极区域264对应的通道长度维持不变，电容器的电荷并不因此而增加流失，即不增加读取讯号的误判率。

进一步地，栅极金属层281之上还沉积有字线金属层283，以接触在晶体管隔离结构250两侧的栅极沟槽270内的栅线金属层281。

优选地，n型轻掺杂的漏极区域263、n型轻掺杂的源极区域264和n型重掺杂的漏极接触窗265以及n型轻掺杂的源极区域264中的n型可调变轻掺杂区290的组成均包括锗化硅材料sige，可以提高其所在区域的离子活化浓度，降低n型掺杂区域的串联电阻，提高导通电流。优选地，n型重掺杂的漏极接触窗265掺杂砷离子的浓度高于漏极区域263内部掺杂的磷离子的浓度。优选地，n型可调变轻掺杂区290的p型掺杂离子的浓度低于n型轻掺杂层260的n型掺杂离子的浓度。

本发明实施例，在n型轻掺杂区形成步骤过程，先后植入锗离子和n型掺杂离子来形成n型轻掺杂区，进而在漏极接触窗的制作过程中，再次植入锗离子和n型掺杂离子于漏极接触窗之下的n型轻掺杂层，并沿p型硅衬底部方向延伸至p型阱层的表层中，使得n型轻掺杂层的漏极区域与源极区域构成非对称结构，即延伸n型轻掺杂层的漏极区域来减少漏极区域端的通道长度并维持源极区域端的通道长度不变，有效地减少晶体管漏极到源极的通道长度，降低晶体管的串联电阻以及提升晶体管的导通电流，且由于源极区域端的通道长度保持不变，减少漏极到源极的通道长度并不会引起源端的gidl效应增强而造成存储电荷的流失，从而本技术方案在提高导通电流的同时，可以避免因漏电流的增加而引起读取讯号产生误判的情形发生。另外，对源极区域中与栅极沟槽表面的栅极氧化层相接的区域掺杂p型掺杂离子，形成n型可调变掺杂区，有效降低该区域的活化浓度，产生如同平面晶体管的轻掺杂结构，使得器件在导通时有效地降低此区域的电场大小，进而降低gidl效应产生的漏电流，进一步避免存储电荷的流失以及其引起的在读取讯号时产生的误判情形的发生。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。