一种半导体器件及其形成方法与流程

本发明实施例涉及一种半导体器件及其形成方法。

背景技术：

半导体产业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本。随着这种进步的发生，来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管(finfet)器件的三维设计的发展。利用从衬底延伸的薄“鳍”(或鳍式结构)来制造典型的finfet器件。鳍通常包括硅并且形成晶体管器件的主体。在这种垂直鳍中形成晶体管的沟道。在鳍上方(例如，包裹环绕鳍)提供栅极。这种类型的栅极允许更好地控制沟道。finfet器件的其他优势包括降低的短沟道效应和更高的电流。

然而，传统的finfet器件仍然可能具有特定缺点。一个缺点是，尚未优化传统的finfet制造限定源极/漏极区的方式。例如，finfet器件可能在形成源极/漏极区时遭受外延选择性损失。

因此，虽然现有的finfet器件及其制造通常已经满足它们的预期目的，但是它们在每个方面还没有完全令人满意。

技术实现要素：

根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成finfet器件的鳍结构；在所述鳍结构上方形成第一层；在所述鳍结构上方且在所述第一层上方形成栅极层；将所述栅极层图案化成包裹在所述鳍结构周围的栅极堆叠件；在所述第一层上方和所述栅极堆叠件上方形成第二层；实施第一蚀刻工艺以去除所述第二层的形成在所述鳍结构上方的部分，其中，在所述第一蚀刻工艺中，在所述第一层和所述第二层之间存在第一蚀刻选择性，从而使得在所述第一蚀刻工艺期间所述第一层用作蚀刻停止层；实施第二蚀刻工艺以去除所述第一层的部分以暴露所述鳍结构的部分，其中，在所述第二蚀刻工艺中，在所述第一层和所述第二层之间存在第二蚀刻选择性，从而使得所述第一层的部分的去除不影响所述第二层；以及在所述鳍结构的暴露部分上外延生长源极/漏极区。

根据本发明的另一些实施例，还提供了一种半导体器件，包括：鳍结构，突出于衬底之外；源极/漏极区，设置在所述鳍结构的上部的侧壁上；以及含金属材料，设置在所述鳍结构的下部的侧壁上。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：鳍结构，突出于衬底之外，其中，所述鳍结构的上部包括凹槽；源极/漏极区，设置在所述鳍结构上方，其中，所述源极/漏极区填充所述凹槽；以及含金属材料，设置在所述源极/漏极区的下部的侧壁上，并且其中，所述含金属材料设置在所述源极/漏极区的上部的下面。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是示例性finfet器件的立体图。

图2a-图12a是根据本发明的实施例的在各个制造阶段处的finfet器件的y切割截面侧视图。

图5b-图8b和图10b-12b是根据本发明的实施例的在各个制造阶段处的finfet器件的x切割截面侧视图。

图4b是根据本发明的实施例的在制造阶段处的finfet器件的顶视图。

图5c、图7c、图8c和图11c是根据本发明的实施例的在不同制造阶段处的finfet器件的三维立体图。

图7d、图8d和图11d-图12d是根据本发明的实施例的在不同制造阶段处的finfet器件的部分的放大的y切割截面侧视图。

图13是根据本发明的实施例的在制造阶段处的finfet器件的三维立体图。

图14是根据本发明的实施例示出的制造finfet器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。为了简单和清楚的目的，可以以不同比例任意绘制各个图。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下部”或“之下”的元件将被定位于在其他元件或部件“上方”。因此，说明性术语“在...下方”可包括在...上方和在...下方的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

本发明涉及但不以其他方式限制于鳍式场效应晶体管(finfet)器件。例如，finfet器件可以是包括p型金属氧化物半导体(pmos)finfet器件和n型金属氧化物半导体(nmos)finfet器件的互补金属氧化物半导体(cmos)器件。以下公开内容将继续利用一个或多个finfet实例以示出本发明的各个实施例。然而，应当理解，除了权利要求中特别声明，本申请不应限制于特定类型的器件。

finfet器件的使用在半导体产业中越来越受欢迎。参考图1，示出了示例性finfet器件50的立体图。finfet器件50是在衬底(诸如块状衬底)上构建的非平面多栅极晶体管。薄的含硅“鳍式”结构(之后称为“鳍”)形成了finfet器件50的主体。鳍沿着图1所示的x方向延伸。鳍具有沿着与x方向正交的y方向测量的鳍宽度w鳍。finfet器件50的栅极60包裹在该鳍周围，例如包裹在鳍的顶面和相对的侧壁表面周围。因此，栅极60的部分在z方向上位于鳍上方，z方向与x方向和y方向都正交。

lg表示在x方向上测量的栅极60的长度(或宽度，取决于立体图)。栅极60可以包括栅电极组件60a和栅极介电组件60b。栅极介电组件60b具有在y方向上测量的厚度tox。栅极60的部分位于诸如浅沟槽隔离(sti)的介电隔离结构上方。在位于栅极60的相对侧上的鳍的延伸件中形成finfet器件50的源极70和漏极80。鳍的由栅极60包裹环绕的部分用作fifnet器件50的沟道。通过鳍的尺寸确定finfet器件50的有效沟道长度。

finfet器件提供了超过传统的金属氧化物半导体场效应晶体管(mosfet)器件(也称为平面晶体管器件)的若干优势。这些优势可包括更好的芯片区域效率、改进的载流子迁移率和与平面器件的制造处理兼容的制造处理。finfet器件还与高k金属栅极(hkmg)工艺流程兼容。因此，finfet器件可以实现为hkmg器件，其中，每个栅极具有高k栅极电介质和金属栅电极。对于上面讨论的这些益处，期望使用finfet器件来设计集成电路(ic)芯片，从而用于ic芯片的部分或整个ic芯片。

然而，传统的finfet制造方法仍然可能具有缺点。一个缺点是，尚未优化传统的finfet制造限定源极/漏极区的方式。结果，finfet器件可能在形成源极/漏极区时遭受外延选择性损失。为了改善与传统的finfet器件相关联的问题，本发明在图案化工艺中利用含金属层来帮助限定finfet器件的源极/漏极区，如下面更详细讨论的。更详细地，图2a-图12a是在各个制造阶段处的finfet器件100的y切割截面侧视图，图5b-图8b和图10b-图12b是在各个制造阶段处的finfet器件100的x切割截面侧视图，图4b是在制造阶段处的finfet器件100的顶视图，图5c、图7c、图8c和图11c、图13是在不同制造阶段处的finfet器件100的三维立体图，以及图7d、图8d和图11d-图12d是在不同制造阶段处的finfet器件的部分的放大的y切割截面侧视图。

现在参考图2a，finfet器件100包括形成在衬底上方的半导体层110。在实施例中，半导体层110包括诸如硅或硅锗的晶体硅材料。可以实施注入工艺以将多种掺杂剂离子注入到半导体层110中。在一些实施例中，掺杂剂离子可以包括例如砷(as)或磷(p)的n型材料，或者在一些其他实施例中，它们可以包括例如硼(b)的p型材料，这取决于是需要n型fet(nfet或nmos)还是p型fet(pfet或pmos)。例如，可以形成用于pfet的n阱120a，并且可以形成用于nfet的p阱120b。

通过一个或多个光刻工艺图案化半导体层110来形成多个鳍结构。例如，可以形成用于pfet的鳍结构150a，以及形成用于nfet的鳍结构150b。用于形成鳍结构150a/150b的光刻工艺可以包括：形成图案化的光刻胶，使用图案化的光刻胶来图案化下面的硬掩模层，并且使用图案化的硬掩模层来限定鳍结构150a/150b。应当理解，鳍结构150a/150b的部分可以用作finfet器件100的源极区、漏极区或沟道区。沟道区可以包括硅或硅锗。

隔离结构160形成为用于电隔离鳍结构150a/150b。隔离结构160也可以称为浅沟槽隔离(sti)结构。在一些实施例中，隔离结构160包括诸如氧化硅或氮化硅的介电材料。可以通过沉积介电材料以填充由鳍结构150a/150b限定的开口，并且然后实施抛光工艺(诸如化学机械抛光)以平坦化沉积的介电材料的表面来形成隔离结构160。然后可以对介电材料实施一个或多个蚀刻工艺以通过从隔离结构160去除部分(但不是全部)材料来形成凹槽170。蚀刻工艺限定了鳍结构150a/150b的“高度”(在图1的z方向上)。

如图2a所示，鳍结构150a/150b向上(例如，沿图1的z轴向上)突出并从隔离结构160突出。换言之，每个鳍结构150a/150b的至少部分暴露并且未被隔离结构160覆盖。应当理解，在一些实施例中，可以在鳍结构150a与n阱之间设置可选的未掺杂的半导体层(例如，未掺杂的硅)180。在其他实施例中，可以省略层180。

现在参考图3a，在pfet和nfet两者的鳍结构150a/150b的侧面和顶面上方形成层200。层200也形成在隔离结构160的上表面上方并且部分地填充凹槽170。层200在稍后的蚀刻工艺中用作蚀刻停止层，这将在下面更详细地讨论。传统的finfet制造工艺不形成该层200。

在一些实施例中，层200包括例如含金属介电层的介电层。层200中金属的存在有助于在稍后实施的湿蚀刻工艺中去除层200，其中，sc1溶液(h2o：h2o2：nh4oh)和/或sc2溶液(hcl:h2o2:h2o)可以用作蚀刻剂。在一些实施例中，磷酸(h3po4)也可以用作湿蚀刻工艺中的蚀刻剂。在后续的蚀刻工艺中容易地去除层200使得层200成为图案化层的良好候选者。在一些实施例中，层200包括氧化铝(al2o3)。可使用任何合适的沉积技术(例如，cvd、hdp-cvd、ald等)将层200形成为任何合适的厚度。在所示实施例中，使用共形cvd和/或ald沉积工艺形成层200并且形成为具有厚度205。在一些实施例中，厚度205在从约2纳米(nm)至约20nm的范围内。应当理解，层200的材料组成和厚度范围被特定配置为使得其可以充分地用作蚀刻停止层并且还便于在下面的湿蚀刻工艺中容易地去除。

现在参考图4a，在鳍结构150a/150b上方和层200上方形成栅电极层220。在一些实施例中，栅电极层220是将在稍后工艺中去除的伪栅电极层。例如，栅电极层220可以包括多晶硅，其将在稍后制造步骤中的栅极替换工艺中去除并利用金属栅电极进行替换。可以通过诸如化学汽相沉积(cvd)、物理汽相沉积(pvd)、原子层沉积(ald)或它们的组合的一个或多个沉积工艺来形成栅电极层220。

在沉积栅电极层220之后，可以对栅电极层220实施一个或多个蚀刻工艺以限定栅极长度lg(如图1所示在x方向上测量)。换言之，通过一个或多个蚀刻工艺将栅电极层220图案化成单独的栅电极堆叠件220。这在图4b中更详细地示出，图4b是finfet器件100的顶视图。如图4b的顶视图所示，多个鳍结构(例如，鳍结构150a/150b)在x方向(与如图1所示的相同的x方向)上延伸，并且多个图案化的栅电极堆叠件220在y方向(与如图1所示的相同的y方向)上延伸。顶视图中的finfet器件100的y切割(在y方向上)产生图4a所示的截面图。顶视图中的finfet器件100的x切割(在x方向上)将产生不同的截面图，这将在下面参考图5b-图8b和图10b-图12b详细地讨论。

现在参考图5a、图5b和图5c，在层200上方并且在图案化的栅电极堆叠件220上方形成介电层230。图5a是使用y切割获得的截面图，以及图5b是使用x切割获得的截面图。图5c还示出x切割和y切割，图5c是finfet器件100的三维立体图。

如图5c所示(并且还在根据y切割获得的图5a中)，在每个鳍结构150a和150b的侧面和顶面上形成层200。然后，在层200的侧面和顶面上形成介电层230。注意，在图5a中，由于在栅电极堆叠件220的外部获得y切割，因此在图5a的截面图中栅电极堆叠件220不应直接可见。然而，为了便于理解本发明，在图5a中仍然以虚线示出栅电极堆叠件220中的一个，以说明其位于鳍结构150a/150b以及层200和230的“后面”。

如图5c所示(并且还在根据x切割获得的图5b中)，由于在沉积层200之后形成并且限定栅电极堆叠件220，所以在栅电极堆叠件220的侧壁上没有形成层200的部分。但是在形成栅电极堆叠件220之后形成介电层230，并且因此在栅电极堆叠件220的侧壁上形成介电层230。注意，如图5a和5c所示，可以在每个栅电极堆叠件220上方设置一个或多个硬掩模层250。一个或多个硬掩模层250用于图案化栅电极堆叠件220并限定栅电极堆叠件220的尺寸。在一些实施例中，一个或多个硬掩模层250包括例如氧化硅的氧化物材料。如图5b和图5c所示，在硬掩模层250的侧面和顶面上方形成介电层230。

应当理解，介电层230和层200的材料组成配置为使得在后续的蚀刻工艺中在介电层230和层200之间存在蚀刻选择性。换言之，介电层230和层200在后续的蚀刻工艺中具有大致不同的蚀刻速率(例如，10倍或更大)。在一些实施例中，介电层230包括例如氮化硅的氮化物材料，而层200包括诸如氧化铝(al2o3)的含金属的氧化物材料。介电层230用于限定finfet器件100的有源区和源极/漏极区。介电层230也用作伪间隔件。

还要注意，x切割获得的图5b取自鳍结构150a/150b的外部，并且因此在图5b的截面图中鳍结构150a/150b不可见，而是将隔离结构160示出为位于栅电极堆叠件220下面。应当理解，如果x切割移动至与鳍结构150a或150b中的一个相交的点(如对于下面讨论的一些图的情况)，则鳍结构150a或150b示出为位于栅电极堆叠件220下面，因为每个栅电极堆叠件220包裹在鳍结构150a和150b的顶面和侧面周围。

现在参考图6a和图6b，对finfet器件100实施蚀刻工艺300以去除介电层230的形成在鳍结构150a和150b上方的部分，同时不去除介电层230的形成在栅电极堆叠件220的侧壁上的部分。注意，如图6b所示，蚀刻工艺300还去除了介电层230的位于硬掩模250之上的部分。在一些实施例中，蚀刻工艺300包括干蚀刻工艺，其有助于选择性去除介电层230(即，去除用于鳍结构150a/150b的介电层230，同时保持用于栅电极堆叠件220的介电层230)。此外，由于与图6b相对应的x切割取自鳍结构150a/150b的外部，因此去除的位于鳍结构150a和150b上方的介电层230可能在图6b中不太明显。

如上所述，介电层230和层200的材料组成配置为使得在蚀刻工艺300中在它们之间存在蚀刻选择性。因此，层200在蚀刻工艺300期间用作蚀刻停止层。也就是说，蚀刻工艺300去除介电层230的位于鳍结构150a/150b的顶面和侧面上方的部分，但是层200防止蚀刻工艺300蚀刻鳍结构150a/150b。

现在参考图7a、图7b和图7c，限定用于pfet的源极/漏极区。类似于上面讨论的图5c，图7c是finfet器件100的三维立体图，图7a是使用y切割获得的截面图，并且图7b是使用x切割获得的截面图。在鳍结构处获得与图7a相对应的y切割，如图5a的情况那样。然而，现在移动与图7b相对应的x切割(与图5b相比)，从而使得x切割现在与pfet的鳍结构150a相交。这样，由图7c中的x切割产生的图7b现在示出硅锗(sige)沟道310的部分，其是鳍结构150a的部分。还如图7b所示，n阱120a位于sige沟道310下面。

为了限定pfet的源极/漏极区，通过图案化的光刻胶层330覆盖finfet器件100的nfet部分。暴露finfet器件100的pfet部分。然后对finfet器件100的pfet部分实施蚀刻工艺350。在一些实施例中，蚀刻工艺350包括湿蚀刻工艺。由于层200与介电层230之间的蚀刻选择性，蚀刻工艺350去除层200但保留完整的介电层230。注意，如图7c所示，先前的蚀刻工艺300已经去除介电层230的形成在鳍结构150a/150b上方的部分，但是介电层230的部分仍然保留在栅电极堆叠件220的侧壁上。因此，蚀刻工艺350使设置在栅电极堆叠件220的侧壁上的介电层230的部分保持完整，同时去除层200。

在一些实施例中，蚀刻工艺350使用sc1溶液(h2o：h2o2：nh4oh)和/或sc2溶液(hcl：h2o2：h2o)作为蚀刻剂。在一些其他实施例中，磷酸(h3po4)也可以用作蚀刻工艺350中的蚀刻剂。用于层200的材料组成配置为使得它容易通过蚀刻工艺350去除。例如，在层200包括氧化铝的实施例中，易于通过sc1溶液和/或sc2溶液或磷酸去除氧化铝。层200的易于去除使其成为用于实施图案化工艺的合适层。

如图7a所示，去除用于pfet的层200暴露鳍结构150a的顶面和侧面。应该理解，在实际制造中，层200的去除可能不是100％。换言之，即使在实施蚀刻工艺350之后，仍可能保留层200的残留物。例如，尽管在实施蚀刻工艺350去除层200之后，暴露鳍结构150a的顶面和侧壁的上部，但是鳍结构150a的下部仍然可以具有设置在其上的层200的残留物，例如如图7d所示，图7d是图7a的pfet的更加放大的截面图。如图7d所示，在暴露鳍结构150a的上部的同时，甚至在实施蚀刻工艺350之后，仍可以在鳍结构150a的下部的侧壁上设置层200的残留物。

类似地，在先前的蚀刻工艺300中去除介电层230也可能不完全去除介电层230。例如，如图7d所示，在实施蚀刻工艺350之后，也可以在层200的残留物上保持设置介电层230的残留物。在任何情况下，鳍结构150a的暴露部分(即，上部)能够外延生长pfet的源极/漏极区，这将在下面讨论。

同时，不暴露用于nfet的鳍结构150b，因为仍然在鳍结构150b上设置层200(其由于图案化的光刻胶层330保护而未被去除)。以这种方式，去除用于pfet(但不用于nfet)的介电层200暴露用于pfet的鳍结构，从而允许限定pfet的s/d区。

现在参考图8a、图8b、图8c和图8d，去除图案化的光刻胶层330，并实施外延生长工艺370以外延生长pfet的源极/漏极区380。类似于图7a-图7d，图8c是finfet器件100的三维立体图，图8a是使用y切割获得的截面图，并且图8b是使用x切割获得的截面图，以及图8d是图8a的pfet的更加放大的截面图。

如图8a-图8d所示，在工艺370期间，在鳍结构150a的暴露部分(例如，上部)上生长源极/漏极区380。源极/漏极区380在z方向上向上突出并且在y方向上横向地突出。在鳍结构150a包括sige的实施例中，用于pfet的源极/漏极区380也包括sige。如图8d所示，层200和230的残留物仍然可以保持形成在鳍结构150a的下部的侧壁上，并且在层200和230的残余物之上形成源极/漏极区380的部分。

由于仍然通过层200覆盖finfet器件100的nfet部分，所以尚未形成用于nfet的源极/漏极区。换言之，外延生长工艺370不会在nfet的鳍结构150b上生长任何东西，因为仍然通过层200和230覆盖鳍结构150b。在特定的传统方案中，同时生长pfet和nfet的源极/漏极区，并且因此可以生长用于nfet的含sige的源极/漏极，和/或可以生长用于pfet的含si的源极/漏极。这是不期望的并且可以称为外延选择性损失。相比之下，本文中的层200允许用于pfet的源极/漏极区与用于nfet的源极/漏极区单独地形成。因此，形成的用于pfet的源极/漏极区380包括sige，但将基本不含si，并且形成的用于nfet的源极/漏极区(在下面讨论的后续工艺中)将包括si，但将基本不含sige。这样，本发明的工艺可以免受外延选择性丢失。

现在参考图9a，去除用于nfet的层200。在一些实施例中，可使用与蚀刻工艺350类似的蚀刻工艺390来实施去除层200。如上所述，由于在层200和介电层230之间存在蚀刻选择性，所以通过蚀刻去除层200，而基本不去除介电层230。在去除层200之后，暴露鳍结构150b。这里去除层200的一个原因是为了工艺控制的稳定性。它有助于稳定工艺控制以去除层200，并且然后重新沉积层(如参考下面讨论的图10a-图10b所做的)以进行下一轮的图案化。

现在参考图10a和图10b，在用于nfet的鳍结构150b的侧面和顶面上方并且在用于pfet的源极/漏极区380的侧面和顶面上方形成层400。还在隔离结构160的上表面上方形成层400。在一些实施例中，层400的形成涉及共形沉积工艺。在一些实施例中，层400和层200具有相同的材料组成。例如，层400还可以包括例如含金属介电层的介电层。在一些实施例中，层400包括氧化铝(al2o3)。应当理解，层400将发挥与上述层200基本相同的功能。换言之，可以说形成层400等同于重新沉积层200。

注意，通过在finfet器件100的两个不同部分处进行x切割而获得图10b。通过在一个鳍结构150a上进行x切割而获得图10b所示的pfet，并且通过在一个鳍结构150b进行x切割而获得图10b中所示的nfet。图10b中所示的nfet示出用于nfet的硅沟道410，其中，硅沟道是用于nfet的鳍结构150b的部分。p阱120b位于硅沟道410下面。

现在参考图11a、图11b、图11c和图11d，限定用于nfet的源极/漏极区。图11c是finfet器件100的三维立体图，图11a是使用y切割获得的截面图，图11b是在finfet器件100的两个不同区段处使用x切割(一个是在pfet处的x切割并且另一个是在nfet处的x切割)获得的截面图。图11d是图11a的nfet的更加放大的截面图。

用于nfet的源极/漏极定义类似于上面参考图7a-图7d讨论的用于pfet的源极/漏极定义(除了交换nfet和pfet之外)。例如，作为nfet源极/漏极定义的部分，可以通过图案化的光刻胶层(为了简单，在此未特别示出)覆盖finfet器件100的pfet部分。然后暴露finfet器件100的nfet部分。对finfet器件100的nfet部分实施与上面讨论的蚀刻工艺300类似的蚀刻工艺，以去除介电层230的形成在鳍结构150b上方的部分。在该蚀刻工艺期间，层400用作蚀刻停止层。之后，由于层400与介电层230之间的蚀刻选择性，实施与上述蚀刻工艺350类似的蚀刻工艺以去除nfet的层400的部分，但留下完整的介电层230。去除层400暴露用于nfet的鳍结构150b的部分。同时，不暴露用于pfet的源极/漏极区380，因为层400(由于通过图案化的光刻胶层保护而未被去除)仍然设置在用于pfet的源极/漏极区380上。

然后对finfet器件100实施凹槽蚀刻工艺450以在nfet中蚀刻凹槽460。如图11b-图11c所示，例如通过蚀刻掉鳍结构150b的部分，在鳍结构150b中形成凹槽460。因此，在nfet的硅沟道410旁边形成凹槽460。图11c和图11d还示出在蚀刻层400之后仍然保留的层400的部分。层400的这些剩余部分有效地进一步使凹槽460在z方向上向上延伸。

由于在凹槽460处获得y切割，所以在图11a中凹槽460并不直接或明显可见，因为凹槽460对应于不存在鳍结构150b。然而，为了便于理解本发明，在图11a中的鳍结构150b的剩余区段之上示出虚线以表示凹槽460(即，对于nfet已经去除的鳍结构150b的部分)。

现在参考图12a、图12b、图12c和图12d，实施外延生长工艺470以外延生长nfet的源极/漏极区480。之后去除层400。特别地，图12c是finfet器件100的三维立体图，图12a是使用y切割获得的截面图，并且图12b是使用用于pfet的一个x切割和用于nfet的另一个x切割获得的截面图，以及图12d是图12a的nfet的更加放大的截面图。

如图12a、图12c和图12d所示，在外延生长工艺470期间，在鳍结构150b的暴露部分上生长用于nfet的源极/漏极区480。源极/漏极区480填充凹槽460并在z方向上向上突出且在y方向上横向突出到凹槽460外。在鳍结构150b包括si的实施例中，源极/漏极区480也包括si。如上所述，在形成nfet源极/漏极区480之前已经形成pfet源极/漏极区380。通过本发明的独特工艺流程实现的pfet和nfet源极/漏极区的单独形成允许finfet器件100的源极/漏极区的更高质量的外延生长。还如图12d所示，由于层400和230的去除可能不是100％，因此层400和230的残留物可保持形成在源极/漏极区480下面。也可以在源极/漏极区480的下部的侧壁上设置层400和230。

注意，在图12c所示的制造阶段中，仍然在栅电极堆叠件220的侧壁上设置介电层230(但不是层400)。将在后续的工艺中去除这些介电层230，并且将沉积低k介电材料作为用于栅电极堆叠件220的侧壁间隔件。此外，例如如图12c所示，由于层200、400、230的去除可能不是100％，因此在外延生长的源极/漏极区380和480下方可能存在层200、400和/或介电层230的剩余部分。注意，在一些实施例中(诸如在图12a-图12d所示的实施例中)，nfet和pfet中的一个(例如，nfet)包括凹进的鳍，而nfet和pfet中的另一个(例如，pfet)包括可以其上方形成有源极/漏极的非凹进的鳍。

实施多个其他工艺来完成finfet器件100的制造。例如，可以实施栅极替换工艺以用金属栅电极堆叠件来替换栅电极堆叠件220(其是伪栅电极堆叠件)。例如，作为栅极替换工艺的部分，在隔离结构160上方形成层间电介质(ild)。ild可以包括氧化硅。实施诸如化学机械抛光(cmp)等的抛光工艺以平坦化ild的上表面。然后去除伪栅电极堆叠件220，并且可以形成金属栅电极堆叠件来替换每个去除的伪栅电极堆叠件。在一些实施例中，金属栅电极堆叠件可以包括功函数金属组件和填充金属组件。功函数金属组件配置为调节其对应的finfet的功函数以实现期望的阈值电压vt。在各个实施例中，功函数金属组件可以包括：tial、tialn、tacn、tin、wn或w或它们的组合。填充金属组件配置为用作栅电极的主要导电部分。在各个实施例中，填充金属组件可以包括铝(al)、钨(w)、铜(cu)或它们的组合。还应当理解，可以在每个金属栅电极堆叠件下面形成高k栅极电介质。高k介电材料是介电常数大于sio2的介电常数(为约4)的材料。在实施例中，高k栅极电介质包括具有在从约18至约40的范围内的介电常数的氧化铪(hfo2)。在可选实施例中，高k栅极电介质可以包括zro2、y2o3、la2o5、gd2o5、tio2、ta2o5、hfero、hflao、hfyo、hfgdo、hfalo、hfzro、hftio、hftao或srtio。

现在参考图13，在已经实施上述栅极替换工艺之后，示出finfet器件100的示意性三维图。如图13所示，栅极堆叠件600形成为替换伪栅电极堆叠件220。栅极堆叠件600可以包括如上所述的高k栅极电介质和金属栅电极。在栅极堆叠件600的侧壁上形成ild610。在隔离结构160上方形成栅极堆叠件600和ild。图13所示的finfet器件100的部分是nfet，并且因此形成鳍结构150b和外延生长的源极/漏极区480。

如上所述，由于工艺窗口限制，层400和230的一些残留物仍可保持形成在源极/漏极区480的下部的侧壁上(并且在源极/漏极区480的上部下面)。类似地，层200和230的一些残留物可以保持形成在用于pfet的鳍结构150a的下部的侧壁上(诸如图8d和图12d所示)，但是为了简单，在图13中未示出pfet。

应当理解，在制造阶段(即，在栅极替换之后)处的层230和200/400的存在不是有意的，这些层在这点处也不起重要作用，因为这些层的残留物主要是归因于工艺缺陷。尽管如此，在这个制造阶段处存在这些层230和200/400是已经实施上述上面独特的工艺流程的证据。换言之，如果发现来自给定制造商的最终finfet器件包括在上面参考图8d、图12c-图12d和图13所述的位置中包括层230和200/400的残留物，则最终的finfet器件有可能使用本发明的独特工艺流程来制造的。

图14是根据本发明的各个方面的用于制造finfet器件的方法800的流程图。方法800包括在衬底上方形成finfet器件的鳍结构的步骤810。

方法800包括在鳍结构上方形成第一层的步骤820。在一些实施例中，形成第一层包括形成含金属层作为第一层。在一些实施例中，形成含金属层包括形成厚度在约1nm与约10nm之间的氧化铝(al2o3)层，并通过共形cvd和/或ald工艺来沉积以作为第一层。

方法800包括在鳍结构上方和第一层上方形成栅极层的步骤830。

方法800包括将栅极层图案化成包裹在鳍结构周围的栅极堆叠件的步骤840。

方法800包括在第一层上方和栅极堆叠件上方形成第二层的步骤850。在一些实施例中，形成第二层包括形成含有氮化硅的层作为第二层。

方法800包括实施第一蚀刻工艺以去除第二层的形成在鳍结构上方的部分的步骤860。在第一蚀刻工艺中，在第一层和第二层之间存在第一蚀刻选择性，从而使得第一层在第一蚀刻工艺期间用作蚀刻停止层。在一些实施例中，第一蚀刻工艺包括干蚀刻工艺。

方法800包括实施第二蚀刻工艺以去除第一层的部分以暴露鳍结构的部分的步骤870。在第二蚀刻工艺中，第一层和第二层之间存在第二蚀刻选择性，从而使得第一层的部分的去除基本不影响第二层。在一些实施例中，第二蚀刻工艺包括湿蚀刻工艺。

方法800包括在鳍结构的暴露部分上外延生长源极/漏极区的步骤880。

在一些实施例中，第二蚀刻工艺不完全去除第一层，仍在鳍结构的侧壁上留下第一层的残留物。在一些实施例中，第一蚀刻工艺不完全去除第二层，仍在第一层的侧壁上留下第二层的残留物。

应当理解，可以在上文中讨论的步骤810-880之前、期间或之后实施额外的工艺步骤，以完成半导体器件的制造。例如，栅极堆叠件可以包括伪栅电极，并且方法800可以进一步包括以下步骤：用金属栅电极替换伪栅电极。另外，在一些实施例中，对于finfet器件的pfet实施步骤860-880，在这种情况下，方法800可以对finfet器件的nfet重复步骤860-880。作为另一实例，方法800可以包括在已经外延生长nfet的源极/漏极区之后但在重复之前去除第一层并重新沉积第一层的步骤。为了简单，本文中不讨论其他工艺步骤。

基于上述讨论，可以看出，本发明提供了优于传统finfet及其制造的优势。然而，应当理解，其他实施例可以提供额外的优势，并且不是所有的优势都必须在本文中公开，并且没有特定优势是所有实施例都需要的。一个优势是，由于在这两层之间的良好蚀刻选择性，含金属层(例如，氧化铝层)的形成使其可用作形成在其上方的介电层(例如，氮化硅层)的蚀刻停止层。另一优势是可以在湿蚀刻工艺中容易地去除含金属层，这使得它适合于图案化。又一个优势是所讨论的独特工艺流程可以降低在形成pfet和nfet的源极/漏极区期间的外延选择性损失。本发明的又一个优势是本文讨论的独特的制造步骤易于实现并且与现有制造工艺流程兼容。因此，实施本发明不会导致增加成本。

本发明的一个方面涉及一种制造半导体器件的方法。在衬底上方形成finfet器件的鳍结构。在鳍结构上方形成第一层。在鳍结构上方和第一层上方形成栅极层。可以将栅极层图案化成包裹在鳍周围的栅极堆叠件。在第一层上方且在栅极堆叠件上方形成第二层。实施第一蚀刻工艺以去除第二层的形成在鳍结构上方的部分。在第一蚀刻工艺中，在第一层和第二层之间存在第一蚀刻选择性，从而使得第一层在第一蚀刻工艺期间用作蚀刻停止层。实施第二蚀刻工艺以去除第一层的部分以暴露鳍结构的部分。在第二蚀刻工艺中，第一层和第二层之间存在第二蚀刻选择性，从而使得第一层的部分的去除基本不影响第二层。在鳍结构的暴露部分上外延生长源极/漏极区。

本发明的另一方面涉及一种半导体器件。该半导体器件包括突出到衬底外的鳍结构。在鳍结构的上部的侧壁上设置源极/漏极区。在鳍结构的下部的侧壁上设置含金属材料。

本发明的另一方面涉及一种半导体器件。该半导体器件包括突出到衬底外的鳍结构。鳍结构的上部包括凹槽。在鳍结构上方设置源极/漏极区。源极/漏极区填充凹槽。在源极/漏极区的下部的侧壁上设置含金属材料。在源极/漏极区的上部下面设置含金属材料。

根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成finfet器件的鳍结构；在所述鳍结构上方形成第一层；在所述鳍结构上方且在所述第一层上方形成栅极层；将所述栅极层图案化成包裹在所述鳍结构周围的栅极堆叠件；在所述第一层上方和所述栅极堆叠件上方形成第二层；实施第一蚀刻工艺以去除所述第二层的形成在所述鳍结构上方的部分，其中，在所述第一蚀刻工艺中，在所述第一层和所述第二层之间存在第一蚀刻选择性，从而使得在所述第一蚀刻工艺期间所述第一层用作蚀刻停止层；实施第二蚀刻工艺以去除所述第一层的部分以暴露所述鳍结构的部分，其中，在所述第二蚀刻工艺中，在所述第一层和所述第二层之间存在第二蚀刻选择性，从而使得所述第一层的部分的去除不影响所述第二层；以及在所述鳍结构的暴露部分上外延生长源极/漏极区。

在上述方法中，实施所述第一蚀刻工艺、实施所述第二蚀刻工艺并且外延生长用于所述finfet器件的pfet的所述源极/漏极区，并且其中，所述方法还包括：重复实施所述第一蚀刻工艺、实施所述第二蚀刻工艺以及外延生长用于所述finfet器件的nfet的源极/漏极区。

在上述方法中，还包括：在已经外延生长所述nfet的源极/漏极区之后但在所述重复之前，去除所述第一层并重新沉积所述第一层。

在上述方法中，形成所述第一层包括形成含金属层作为所述第一层。

在上述方法中，形成所述含金属层包括形成氧化铝(al2o3)层作为所述第一层。

在上述方法中，形成所述第二层包括形成含氮化硅的层作为所述第二层。

在上述方法中，所述第一蚀刻工艺包括干蚀刻工艺。

在上述方法中，所述第二蚀刻工艺包括湿蚀刻工艺。

在上述方法中，所述第二蚀刻工艺不完全去除所述第一层，但仍在所述鳍结构的侧壁上留下所述第一层的残留物；以及所述第一蚀刻工艺不完全去除所述第二层，但仍在所述第一层的侧壁上留下所述第二层的残留物。

在上述方法中，所述栅极堆叠件包括伪栅电极，并且其中，所述方法还包括：用金属栅电极替换所述伪栅电极。

根据本发明的另一些实施例，还提供了一种半导体器件，包括：鳍结构，突出于衬底之外；源极/漏极区，设置在所述鳍结构的上部的侧壁上；以及含金属材料，设置在所述鳍结构的下部的侧壁上。

在上述半导体器件中，所述含金属材料包括氧化铝。

在上述半导体器件中，还包括：设置在所述含金属材料上的氮化物材料。

在上述半导体器件中，所述源极/漏极区是p型finfet的源极/漏极区。

在上述半导体器件中，所述鳍结构和所述源极/漏极区均包括硅锗。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：鳍结构，突出于衬底之外，其中，所述鳍结构的上部包括凹槽；源极/漏极区，设置在所述鳍结构上方，其中，所述源极/漏极区填充所述凹槽；以及含金属材料，设置在所述源极/漏极区的下部的侧壁上，并且其中，所述含金属材料设置在所述源极/漏极区的上部的下面。

在上述半导体器件中，所述含金属材料包括氧化铝。

在上述半导体器件中，还包括：设置在所述含金属材料上的氮化物材料。

在上述半导体器件中，所述源极/漏极区是n型finfet的源极/漏极区。

在上述半导体器件中，所述鳍结构和所述源极/漏极区均包括硅。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。