异质结肖特基二极管元件的制作方法

本发明是有关于一种半导体元件，且特别是有关于一种异质结肖特基二极管元件。

背景技术：

近年来，以iii-v族化合物半导体为基础的高电子迁移率晶体管(highelectronmobilitytransistor；hemt)元件因为其高崩溃电压以及快速开关切换频率等特性，在高功率电子元件领域被广泛地应用。

一般来说，在以gan为主(ganbased)的异质结肖特基二极管中，二维电子气(2deg)通道具有高电子密度和高迁移率，并具备耐高压的特点，就高功率的切换应用上而言，可以实现低切换损耗。然而，此种异质结肖特基二极管通常存在高起始电压和高传输阻值的问题。

技术实现要素：

有鉴于此，本发明提供一种异质结肖特基二极管元件，其可以实现低切换损耗、低起始电压和低传输阻值。

本发明提供一种异质结肖特基二极管元件，其包括缓冲层、至少一通道层、至少一阻障层以及肖特基金属层。缓冲层配置于基板上。至少一通道层配置于缓冲层上。至少一阻障层配置于至少一通道层上。此外，多个条状开口配置为穿过至少一阻障层与至少一通道层。肖特基金属层配置于至少一阻障层上、横跨条状开口并填入条状开口中。

在本发明的一实施例中，上述条状开口沿第一方向延伸，而上述肖特基金属层沿第二方向延伸，且上述第二方向与上述第一方向不同。

在本发明的一实施例中，上述条状开口的端部未与上述肖特基金属层的边缘切齐。

在本发明的一实施例中，上述条状开口的端部与上述肖特基金属层的边缘切齐。

在本发明的一实施例中，上述异质结肖特基二极管元件更包括欧姆金属层，配置于上述阻障层上且与上述肖特基金属层分开一距离。

在本发明的一实施例中，上述条状开口沿第一方向延伸，而上述欧姆金属层沿第二方向延伸，且上述第二方向与上述第一方向不同。

在本发明的一实施例中，上述欧姆金属层未与上述条状开口接触。

在本发明的一实施例中，上述欧姆金属层横跨上述条状开口并填入上述条状开口中。

在本发明的一实施例中，上述条状开口具有倾斜侧壁。

在本发明的一实施例中，上述条状开口的形状为直线状、锯齿状、波浪状或鱼骨状。

在本发明的一实施例中，上述条状开口的侧壁为实质上光滑的。

在本发明的一实施例中，上述条状开口的侧壁为粗糙的。

在本发明的一实施例中，至少一凹槽配置为穿过至少一阻障层并延伸至部分至少一通道层中，且上述至少一凹槽位于两个相邻的上述条状开口之间。

在本发明的一实施例中，上述至少一凹槽具有倾斜侧壁。

在本发明的一实施例中，上述至少一凹槽的底部低于二维电子气，且上述肖特基金属层填入上述至少一凹槽中。

在本发明的一实施例中，上述至少一通道层包括多个通道层，上述至少一阻障层包括多个阻障层，且上述通道层与上述阻障层交替配置。

在本发明的一实施例中，上述异质结肖特基二极管元件更包括含硅掺杂层，其配置于上述至少一阻障层中且与上述肖特基金属层接触。

在本发明的一实施例中，上述含硅掺杂层的掺杂浓度为约5×10¹⁴至约5×10¹⁹原子/cm³。

在本发明的一实施例中，上述异质结肖特基二极管元件更包括阳极金属层与阴极金属层，位于上述肖特基金属层的两侧，且上述阳极金属层与上述阴极金属层的延伸方向与上述肖特基金属层的延伸方向相同。

在本发明的一实施例中，上述异质结肖特基二极管元件，更包括阳极金属层与阴极金属层，位于上述肖特基金属层的两侧，且上述阳极金属层与上述阴极金属层的延伸方向与上述肖特基金属层的延伸方向不同。

基于上述，本发明的异质结肖特基二极管元件为三维结构，其可增加肖特基金属层与二维电子气的接触面积，以减少传输阻值，并降低起始电压。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1至图9是依照本发明一些实施例所绘示的多种异质结肖特基二极管元件的俯视示意图。

图10及图11是沿图1至图9的i-i线所绘示的剖面示意图。

图12依照本发明一实施例所绘示的多种异质结肖特基二极管元件的俯视示意图。

图13是沿图12的i-i线所绘示的剖面示意图。

图14依照本发明另一实施例所绘示的多种异质结肖特基二极管元件的剖面示意图。

图15至图17是依照本发明一些实施例所绘示的多种异质结肖特基二极管元件的剖面示意图。

图18依照本发明一实施例所绘示的多种异质结肖特基二极管元件的剖面示意图。

10、11、20、30、40、50、60、70、80、90：异质结肖特基二极管元件

100：基板

102：缓冲层

104：通道层

106：阻障层

107：含硅掺杂层

108：条状开口

109：凹槽

110：肖特基金属层

112：欧姆金属层

114：阳极金属层

116：阴极金属层

e1、e2：端部

具体实施方式

本发明提供多种异质结肖特基二极管元件，其利用设置多个条状开口并将肖特基金属层填入条状开口的方式，增加肖特基金属层与二维电子气的接触面积，以减少传输阻值，并降低起始电压。

图1至图9是依照本发明一些实施例所绘示的多种异质结肖特基二极管元件的俯视示意图。图10及图11是沿图1至图9的i-i线所绘示的剖面示意图。

请参照图1至图11，本发明的异质结肖特基二极管元件10/20/30/40/50/60/70/80/90包括基板100、缓冲层102、至少一通道层104、至少一阻障层106、肖特基金属层110以及欧姆金属层112。

通道层104配置于基板100上。在一实施例中，基板100的材料包括蓝宝石、si、sic或gan。在一实施例中，通道层104的材料包括iii族氮化物，例如iii-v族化合物半导体材料。在一实施例中，通道层104的材料包括gan。此外，通道层104可以是经掺杂或未经掺杂的层。在一实施例中，通道层104中包括二维电子气105，其位于通道层104与上覆阻障层106之间的界面下方。

缓冲层102可配置于基板100和通道层104之间，用以减少基板100和通道层104之间的晶格常数差异和热膨胀系数差异。在一实施例中，缓冲层102的材料包括iii族氮化物，例如iii-v族化合物半导体材料，并可具有单层或多层结构。在一实施例中，缓冲层的材料包括aln、gan、algan、ingan、alinn、algainn或其组合。

请参照图10及图11，阻障层106配置于通道层104上。在一实施例中，阻障层106的材料包括iii族氮化物，例如iii-v族化合物半导体材料，并可具有单层或多层结构。在一实施例中，阻障层106包括algan、alinn、aln或algainn或其组合。在一实施例中，阻障层106可以是经掺杂或未经掺杂的层。

在本发明中，多个条状开口108配置为穿过阻障层106与通道层104，且部分缓冲层102自条状开口108露出；但本发明并不限于此，条状开口108也可设于缓冲层102之上而不露出缓冲层102。此外，肖特基金属层110配置于阻障层106上、横跨条状开口108并填入条状开口108中。以此方式，可增加肖特基金属层110与二维电子气105的接触面积，以减少传输阻值，并降低起始电压。在一实施例中，肖特基金属层110的材料包括(例如但不限于)氮化钛、镍或其他可与iii-v族化合物半导体形成肖特基接触(schottkycontact)的材料。

以下，将说明条状开口108与肖特基金属层110之间可能的配置关系，但本发明并不以此为限。

在一实施例中，条状开口108沿第一方向延伸，而肖特基金属层110沿第二方向延伸，且第二方向与第一方向不同。在图1至图7的实施例中，条状开口108沿y方向延伸，而肖特基金属层110沿x方向延伸，但本发明并不以此为限。在图8至图9的实施例中，条状开口108沿x方向延伸，而肖特基金属层110沿y方向延伸。

在一实施例中，条状开口108具有倾斜侧壁，可进一步增加肖特基金属层110与二维电子气105的接触面积，如图10及图11所示。更具体地说，条状开口108的侧壁与底面的夹角大于90度且小于150度。然而，本发明并不以此为限。在另一实施例中，条状开口108具有实质上垂直侧壁。在一实施例中，条状开口108的侧壁为实质上光滑的，如图10所示。在另一实施例中，条状开口108的侧壁为粗糙的，可进一步增加肖特基金属层110与二维电子气105的接触面积，如图11所示。

此外，从俯视图来看，条状开口108的形状可为如图1的直线状、如图2的锯齿状、如图3的波浪状或如图4的鱼骨状。本发明并不对条状开口108的形状做限制。图6至图8的直线状条状开口108也可设计为非直线状，以进一步增加肖特基金属层110与二维电子气105的接触面积。

欧姆金属层112配置于阻障层上且与肖特基金属层110分开一距离。在一些实施例中，欧姆金属层112的延伸方向与肖特基金属层110的延伸方向相同。在一实施例中，欧姆金属层112的材料包括(例如但不限于)铝钛合金，或其他可与iii-v族化合物半导体形成欧姆接触(ohmiccontact)的材料。在一些实施例中，欧姆金属层112未与条状开口108接触，如图1至图4及图8所示。在其他实施例中，欧姆金属层112横跨条状开口108并填入条状开口108中，如图5至图7所示。

在一些实施例中，各条状开口108位于肖特基金属层110下方，且其两端部e1、e2均未与肖特基金属层110的边缘切齐，如图1至图4及图8所示。在另一实施例中，各条状开口108位于肖特基金属层110及欧姆金属层112下方，且其一端部e1与肖特基金属层110的边缘切齐，而另一端部e2与欧姆金属层112的边缘切齐，如图5所示。在又一实施例中，各条状开口108位于肖特基金属层110及欧姆金属层112下方，且其一端部e1未与肖特基金属层110的边缘切齐，而另一端部e2与欧姆金属层112的边缘切齐，如图6所示。在另一实施例中，各条状开口108位于肖特基金属层110及欧姆金属层112下方，且其一端部e1与肖特基金属层110的边缘切齐，而另一端部e2未与欧姆金属层112的边缘切齐，如图7所示。在又一实施例中，各条状开口108位于肖特基金属层110及欧姆金属层112下方，其两端部e1、e2延伸超出于肖特基金属层110及欧姆金属层112且未与肖特基金属层110或欧姆金属层112的边缘切齐，如图9所示。

从另一观点来看，在图5与图9的结构中，通道层104与其上之阻障层可形成多个立体结构，例如凸片(fin)、柱状体或其他凹凸结构。所述立体结构配置于缓冲层102上，且所述立体结构与条状开口108交替配置。

继续参照图1至图8，本发明的异质结肖特基二极管元件10/20/30/40/50/60/70/80/90更包括阳极金属层114与阴极金属层116。阳极金属层114与阴极金属层116位于肖特基金属层110的两侧。更具体地说，阳极金属层114与阴极金属层116位于肖特基金属层110与欧姆金属层112的外侧。阳极金属层114与肖特基金属层110电连接，且阴极金属层116与欧姆金属层112电连接。在一些实施例中，阳极金属层114与阴极金属层116的延伸方向与肖特基金属层110的延伸方向相同，如图1至图7所示。在其他实施例中，阳极金属层114与阴极金属层116的延伸方向与肖特基金属层110的延伸方向不同，如图8至图9所示。

在本发明的异质结肖特基二极管元件中，除了配置条状开口之外，也可于条状开口之间配置凹槽，以增加肖特基金属层与二维电子气的接触面积，将详述于下。

图12依照本发明一实施例所绘示的多种异质结肖特基二极管元件的俯视示意图。图13是沿图12的i-i线所绘示的剖面示意图。图14依照本发明另一实施例所绘示的多种异质结肖特基二极管元件的剖面示意图。

图12的异质结肖特基二极管元件11与图1的异质结肖特基二极管元件10相似，其差异在于：在异质结肖特基二极管元件11中，多个凹槽109配置为穿过阻障层并延伸至部分通道层104中。图14与图13的异质结肖特基二极管元件相似，其差异在于：图14的元件中的两个相邻的条状开口108之间具有多个凹槽109，而图13的元件的两个相邻的条状开口108之间仅具有单一个凹槽109。本发明并不对凹槽的数目做限制。

在本发明中，一或多个凹槽109的底部低于二维电子气105，且肖特基金属层110填入一或多个凹槽109中。以此方式，可增加肖特基金属层110与二维电子气105的接触面积，以减少传输阻值，并降低起始电压。

在一实施例中，凹槽109具有倾斜侧壁，可进一步增加肖特基金属层110与二维电子气105的接触面积，如图13及图14所示。更具体地说，凹槽109的侧壁与底面的夹角大于90度且小于150度。然而，本发明并不以此为限。在另一实施例中，凹槽109具有实质上垂直侧壁。在一实施例中，凹槽109的侧壁为实质上光滑的，如图13及图14所示。在另一实施例中，凹槽109的侧壁为粗糙的，可进一步增加肖特基金属层110与二维电子气105的接触面积。

在上述实施例中，是以异质结肖特基二极管元件具有单层通道层与单层阻障层为例来说明之，但并不用以限定本发明。在另一实施例中，异质结肖特基二极管元件具有交替配置的多个通道层104与多个阻障层106，如图15至图17所示。图15、图16、图17的异质结肖特基二极管元件与图10、图13、图14的异质结肖特基二极管元件相似，其差异在于：通道层与阻障层的层数不同。本发明并不对通道层与阻障层的数目做限制。图15、图16、图17的异质结肖特基二极管元件中具有更多的二维电子气105，故可更进一步增加肖特基金属层110与二维电子气105的接触面积。

在本发明的异质结肖特基二极管元件中，除了配置条状开口及/或凹槽之外，也可于阻障层中掺杂含硅层，以降低金属与二维电子气的能障，将详述于下。

图18依照本发明一实施例所绘示的多种异质结肖特基二极管元件的剖面示意图。

图18与图10的异质结肖特基二极管元件相似，其差异在于：图18的异质结肖特基二极管元件更包括含硅掺杂层107。含硅掺杂层107配置于阻障层106中，且与肖特基金属层110接触。在一实施例中，含硅掺杂层107的掺杂浓度为约5×10¹⁴至约5×10¹⁹原子/cm³，例如约5×10¹⁵至约5×10¹⁸原子/cm³或约5×10¹⁶至约5×10¹⁷原子/cm³。含硅掺杂层107的底面高于阻障层106与通道层104之间的界面。在一实施例中，从阻障层106的表面算起，含硅掺杂层107的深度占通道层104的深度的约1/2至约3/4，例如约2/3。此含硅掺杂层107可降低肖特基金属层110与二维电子气105的接触电阻。

综上所述，与已知的平面肖特基二极管元件相比，本发明的异质结肖特基二极管元件为三维结构，其可增加肖特基金属层与二维电子气的接触面积，以减少传输阻值，并降低起始电压。此外，本发明的结构不但能增加有效收电流面积，而且易于在晶圆级(waferlevel)做整合，为相当有竞争力的肖特基二极管元件。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视申请专利范围所界定者为准。