半导体芯片的制作方法

本发明涉及半导体芯片。

背景技术：

关于将半导体芯片安装到基板的方法之一，有使用了凸块的倒装芯片技术。在倒装芯片技术中，为了防止半导体芯片与基板的连接不良，此外，为了缓解施加于各个凸块的应力而提高连接的可靠性，要求将各个凸块的高度对齐。例如，假若凸块的高度不同，则在将半导体芯片安装到基板时，高度低的凸块不与基板侧的焊盘接触，有可能在半导体芯片与基板的电连接产生不良情况。

关于这一点，例如，在专利文献1中公开了如下结构，即，根据形成在半导体基板上的中间层的厚度，按每个凸块调整焊料的涂敷量而改变凸块的体积。根据该结构，因为从半导体器件的表面到凸块的顶点的高度对齐，所以能够避免半导体封装件与基板的连接的不良情况。

在先技术文献

专利文献

专利文献1：日本特开2007-96198号公报

在上述的倒装芯片技术中，近年来，为了应对电子设备的小型化以及高密度化，开始采用与焊料凸块相比能够小径化以及窄间距化且散热特性以及电特性也优异的cu柱凸块。在该cu柱凸块中，一般来说，通过镀覆施工法连续形成cu层以及焊料层。因此，焊料的涂敷量被作为基底的cu层的面积所限制，所以难以像上述的专利文献1所示的那样按每个凸块调整焊料的涂敷量。此外，若焊料的体积按每个凸块不同，则间距窄的情况下的焊料的控制是特别困难的。

技术实现要素：

发明要解决的课题

本发明是鉴于这样的情形而完成的，其目的在于，提供一种不依赖于焊料的涂敷量的控制而使凸块高度对齐的半导体芯片。

用于解决课题的技术方案

为了达成这样的目的，本发明的一个侧面涉及的半导体芯片具备：半导体基板，具有主面；第一电极，形成在半导体基板的主面上；第二电极，形成在半导体基板的主面上；第一绝缘层，形成在第一电极的一部分上；第一凸块，形成在第一电极的另一部分以及第一绝缘层上，与第一电极电连接；以及第二凸块，形成在第二电极上，在半导体基板的主面的俯视下具有比第一凸块的面积大的面积，形成第一凸块的面比形成第二凸块的面高。

本发明的一个侧面涉及的半导体芯片具备：半导体基板，具有主面；第一电极，形成在半导体基板的主面上；第二电极，形成在半导体基板的主面上；第一绝缘层，形成在第一电极的一部分上；第一凸块，形成在第一电极的另一部分以及第一绝缘层上，并且与第一电极电连接；以及第二凸块，形成在第二电极上，并且在半导体基板的主面的俯视下具有比第一凸块的面积大的面积，从半导体基板的主面到第一凸块的上表面的半导体基板的主面的法线方向上的距离的最大值与从半导体基板的主面到第二凸块的上表面的法线方向上的距离的最大值相等。

本发明的一个侧面涉及的半导体芯片具备：半导体基板，具有主面；第一半导体层，形成在半导体基板的主面上，不构成晶体管；第二半导体层，形成在半导体基板的主面上，构成晶体管的基极层；第四绝缘层，形成在第一半导体层上；第一凸块，形成在第四绝缘层上；以及第二凸块，形成在第二半导体层上，在半导体基板的主面的俯视下，第二凸块的面积大于第一凸块的面积。

发明效果

根据本发明，能够提供一种不依赖于焊料的涂敷量的控制而使凸块高度对齐的半导体芯片。

附图说明

图1是本发明的第一实施方式涉及的半导体芯片100a的俯视图。

图2是图1的ii-ii线剖视图。

图3是表示了面积不同的四个cu柱凸块的厚度的测定值的曲线图。

图4是示出与绝缘层的占有率相应的cu柱凸块的加高量的仿真结果的曲线图。

图5是本发明的第二实施方式涉及的半导体芯片100b的俯视图。

图6是图5的vi-vi线剖视图。

图7是本发明的第三实施方式涉及的半导体芯片100c的剖视图。

图8a是本发明的第四实施方式涉及的半导体芯片100d的俯视图。

图8b是本发明的第五实施方式涉及的半导体芯片100e的俯视图。

图8c是本发明的第六实施方式涉及的半导体芯片100f的俯视图。

图8d是本发明的第七实施方式涉及的半导体芯片100g的俯视图。

图9a是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9b是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9c是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9d是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9e是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9f是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9g是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9h是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9i是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图9j是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。

图10是本发明的第八实施方式涉及的半导体芯片100h的俯视图。

图11是图10的xi-xi线剖视图。

图12是本发明的第九实施方式涉及的半导体芯片100i的剖视图。

图13是示出由于半导体层70以及金属层110的插入而造成的cu柱凸块的加高量的仿真结果的曲线图。

图14a是本发明的第十实施方式涉及的半导体芯片100j的俯视图。

图14b是本发明的第十一实施方式涉及的半导体芯片100k的俯视图。

图14c是本发明的第十二实施方式涉及的半导体芯片100l的俯视图。

图14d是本发明的第十三实施方式涉及的半导体芯片100m的俯视图。

图14e是本发明的第十四实施方式涉及的半导体芯片100n的俯视图。

图14f是本发明的第十五实施方式涉及的半导体芯片100o的俯视图。

图15是图14f的xv-xv线剖视图。

图16是本发明的第十六实施方式涉及的半导体芯片100p的剖视图。

图17是本发明的第十七实施方式涉及的半导体芯片100q的剖视图。

图18a是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18b是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18c是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18d是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18e是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18f是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18g是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18h是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18i是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

图18j是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图。

附图标记说明

10：半导体基板，11、12：主面，20：回路形成区域，21：晶体管，22、23：电极，24：镀覆种子层，30：cu柱凸块，31：cu层，32：焊料层，40～42：绝缘层，43：开口部，50～64：绝缘层，70～76：半导体层，80：基极层，81：发射极层，82：集电极电极，83：基极电极，84：发射极电极，90、91：绝缘层，92：隔离层，100：半导体芯片，110：金属层，120：薄膜电阻元件(tfr)，130、131：绝缘层，200、300：抗蚀剂，210、310：开口部。

具体实施方式

以下，参照附图对本发明的实施方式进行详细说明。在以下的附图的记载中，相同或类似的构成要素用相同或类似的附图标记来表示。附图是例示，各部分的尺寸、形状是示意性的，不应将本申请发明的技术范围限定于该实施方式进行解释。

首先，参照图1以及图2对本发明的第一实施方式涉及的半导体芯片100a进行说明。在此，图1是本发明的第一实施方式涉及的半导体芯片100a的俯视图，图2是图1的ii-ii线剖视图。

如图2所示，半导体芯片100a包含半导体基板10、形成在半导体基板10上的回路形成区域20以及多个cu柱凸块30a、30b、30c。半导体基板10例如呈具有对置的主面11以及主面12的平板状。半导体基板10的材料没有特别限定，例如作为主成分而包含化合物半导体。另外，图1是对半导体基板10的主面11侧进行了俯视的俯视图。

在回路形成区域20，例如形成晶体管等有源元件、电阻元件、电容元件或电感元件等无源元件、或者布线、绝缘膜或钝化膜等。而且，通过这些有源元件、无源元件、布线、绝缘膜以及钝化膜等的组合形成电路。在本实施方式中，例如，在回路形成区域20形成有多个晶体管21a～21e，在该多个晶体管21a～21e上分别形成有多个电极22a～22e。此外，在电极22a～22c上形成有电极23a，在电极22d、22e上形成有电极23b。此外，在未形成晶体管的区域中，在半导体基板10的主面11上依次层叠有电极22f以及电极23c。

多个晶体管21a～21e以及多个电极22a～22f的周围区域被绝缘层40所填充。此外，在绝缘层40以及多个电极23a～23c上依次层叠有作为保护膜的绝缘层41以及绝缘层42。另外，为了提供cu柱凸块30a～30c与电极23a～23c的电连接，绝缘层41以及绝缘层42具有开口部43a～43c。绝缘层40～42的材料没有特别限定，例如，绝缘层40、42作为主成分而包含树脂，绝缘层41作为主成分而包含sin。另外，绝缘层40～42也可以作为主成分而包含sio2、聚酰亚胺树脂、聚苯并恶唑树脂(pbo)、苯并环丁烯树脂(bcb)、或者环氧树脂等。

在多个电极23a～23c上分别形成有镀覆种子层24a～24c。镀覆种子层24a～24c分别成膜在电极23a～23c以及后述的绝缘层50、52上，进而成膜为沿着开口部43a～43c的内壁面。具体地，镀覆种子层24a成膜在电极23a上的开口部43a。此外，镀覆种子层24b成膜在形成于电极23b的一部分上的绝缘层50上和未形成该绝缘层50的区域(即，电极23b的另一部分)上，且成膜为沿着开口部43b的内壁面。此外，镀覆种子层24c成膜在形成于电极23c的一部分上的绝缘层52上和未形成该绝缘层52的区域(即，电极23c的另一部分)上，且成膜为沿着开口部43c的内壁面。通过像这样成膜薄的金属膜，从而即使是绝缘层50、52上，也能够通过镀覆施工法形成cu柱凸块30b、30c。

在镀覆种子层24a～24c上分别形成有cu柱凸块30a～30c。在电极23a上，夹着镀覆种子层24a形成有cu柱凸块30a。在电极23b上，夹着镀覆种子层24b形成有cu柱凸块30b。在电极23c上，夹着镀覆种子层24c形成有cu柱凸块30c。cu柱凸块30a～30c分别按照镀覆种子层24a～24c的形状填充至到达开口部43a～43c的内部。由此，cu柱凸块30a～30c分别经由镀覆种子层24a～24c与电极23a～23c电连接。cu柱凸块30a～30c具有如下功能，即，在将半导体芯片100a安装到基板时，将半导体芯片100a固定到基板，并且提供与外部的电连接。另外，在cu柱凸块30a与cu柱凸块30b的关系中，cu柱凸块30a、镀覆种子层24a以及电极23a分别是第二凸块、第二金属层以及第二电极的一个具体例，cu柱凸块30b、镀覆种子层24b以及电极23b分别是第一凸块、第一金属层以及第一电极的一个具体例。另一方面，在cu柱凸块30b与cu柱凸块30c的关系中，cu柱凸块30b、镀覆种子层24b以及电极23b分别是第二凸块、第二金属层以及第二电极的一个具体例，cu柱凸块30c、镀覆种子层24c以及电极23c分别是第一凸块、第一金属层以及第一电极的一个具体例。

如图1所示，cu柱凸块30a、30b的半导体基板10的主面11的俯视下的形状(以下，也简称为“平面形状”)为具有长轴方向的长度以及短轴方向的宽度的椭圆形，cu柱凸块30c的该平面形状为圆形。此外，在本实施方式中，如图1所示，半导体基板10的主面11的俯视下的cu柱凸块30a～30c的面积(以下，也简称为“面积”)分别不同。具体地，cu柱凸块30a的面积比cu柱凸块30b大，cu柱凸块30b的面积比cu柱凸块30c大，cu柱凸块30c的面积最小。像这样，若使用cu柱凸块，则能够任意地形成凸块的平面形状以及面积的大小。

此外，如图2所示，cu柱凸块30a～30c分别呈如下的二层构造，即，在作为主成分而包含铜(cu)的柱状的cu层31a～31c上层叠了作为主成分而包含焊料的焊料层32a～32c。焊料层的材料没有特别限定，例如可以是snag类、snagcu类、sncu类或者snpb类等。像这样，在cu柱凸块中，因为作为焊料层的基座而呈柱状构筑了cu层，所以与仅由焊料构成的凸块相比，能够进行小径化以及窄间距化。因此，在应对电子设备的小型化以及高密度化的情况下是优选的。此外，与焊料凸块相比，cu柱凸块的散热特性以及电特性优异。

此外，在本说明书中，如图2所示，例如，将在半导体基板10的主面11的法线方向上从cu柱凸块30a的底面(即，镀覆种子层24a与cu层31a的边界)到cu柱凸块30a的上表面(即，焊料层32a的上表面)的长度称为“cu柱凸块30a的厚度t”。此外，例如，将该法线方向上的从半导体基板10的主面11到cu柱凸块30a的上表面的长度称为“cu柱凸块的高度h”。这在其它cu柱凸块以及其它构成要素中也是同样的。

在此，cu柱凸块一般通过镀覆施工法来形成，但是在面积不同的cu柱凸块混合存在的情况下，该面积的差异影响镀覆液的供给量以及镀覆电流分布，在凸块的厚度产生差别。此外，在由于形成在回路形成区域的元件等的差异而使回路形成区域的高度不均匀的情况下，也会在凸块的高度产生差别。由此，如果在一个半导体芯片中各个凸块的高度未对齐，则在将半导体芯片安装到基板时，有时不会被均匀地连接。因此，可能发生如下问题，即，高度低的凸块不与基板侧的焊盘接触，在半导体芯片与基板的电连接产生不良情况，或者应力集中在一部分的凸块，半导体芯片与基板的连接可靠性下降等。

关于这一点，在半导体芯片100a中，为了调整cu柱凸块30a～30c的高度，在面积比cu柱凸块30a小的cu柱凸块30b、30c与电极23b、23c之间分别插入有绝缘层50～52。具体地，在面积最大的cu柱凸块30a中，因为厚度比cu柱凸块30b、30c厚，所以未形成绝缘层。另一方面，在面积为中间的大小的cu柱凸块30b中，在电极23b的俯视下的中央附近(即，电极23b的一部分)上形成有绝缘层50。此外，在面积最小的cu柱凸块30c中，在电极23c的俯视下的中央附近(即，电极23c的一部分)上形成有层叠的两层的绝缘层51、52。另外，在cu柱凸块30a与cu柱凸块30b的关系中，绝缘层50是第一绝缘层的一个具体例。此外，在cu柱凸块30b与cu柱凸块30c的关系中，绝缘层50是第二绝缘层的一个具体例，绝缘层51是第一绝缘层的一个具体例，绝缘层52是第三绝缘层的一个具体例。

绝缘层50调整cu柱凸块30b的高度，绝缘层51、52调整cu柱凸块30c的高度。在此，将形成了形成在镀覆种子层24b、24c下的绝缘层50、51、52的部位的上表面定义为形成凸块的面。因而，形成cu柱凸块30a、cu柱凸块30b以及cu柱凸块30c的面的高度分别不同。形成cu柱凸块30c的面最高，形成cu柱凸块30a的面最低。由此，对起因于cu柱凸块的面积的差异的厚度之差进行补偿。因此，在半导体基板10的主面11的法线方向上，从该主面11到cu柱凸块30a、30b、30c的上表面的距离的最大值变得分别相等。在此，所谓“相等”，不限于严格地相等，包含如下程度的误差，即，即使稍微不同，在将半导体芯片100a安装到基板时也可均匀地连接多个cu柱凸块的程度的误差。

通过上述结构，在半导体芯片100a中，即使在cu柱凸块的面积或者回路形成区域20的高度存在差异，也能够通过对绝缘层的插入与否以及插入的绝缘层的级数进行调整，从而不依赖于焊料的涂敷量的控制而将cu柱凸块的高度对齐。因此，在半导体芯片100a的安装时，能够通过均匀地连接多个凸块而防止凸块的连接不良，并且能够通过缓解应力而使连接的可靠性提高。

此外，如果使用cu柱凸块，则能够任意地形成cu层的平面形状。例如，在形成于回路形成区域20的元件中的发热比较大的晶体管21a～21e的上部，配置有面积比较大的cu柱凸块30a、30b。在其它区域，可以配置面积比较小的圆柱状的cu柱凸块30c。

另外，虽然绝缘层50～52的材料没有特别限定，但是，例如优选绝缘层50、51由与绝缘层41相同的材料构成，绝缘层52由与绝缘层42相同的材料构成。由此，如后所述，能够与绝缘层41在同一工序中形成绝缘层50、51，能够与绝缘层42在同一工序中形成绝缘层52。因此，能够通过简单的设计变更从不具备绝缘层50～52的结构形成绝缘层50～52。

此外，cu柱凸块的高度的调整不限于绝缘层的插入与否或者插入的绝缘层的级数的调整。例如，也可以通过插入到电极与cu柱凸块之间的绝缘层的厚度的调整使cu柱凸块的高度对齐。具体地，通过形成为插入到面积比较小的cu柱凸块下的绝缘层的厚度比插入到面积比较大的cu柱凸块下的绝缘层的厚度厚，从而能够将cu柱凸块的高度对齐。在图2所示的例子中，例如，如果将绝缘层50、51的厚度设为0～1μm，将绝缘层52的厚度设为1～5μm，则通过绝缘层的组合，能够进行0～6μm左右的幅度的cu柱凸块的高度调整。

或者，例如也可以通过绝缘层的面积相对于cu柱凸块的面积的比例(以下，也称为“绝缘层的占有率”。)的调整使cu柱凸块的高度对齐。具体地，通过形成为插入到面积比较小的cu柱凸块下的绝缘层的占有率比插入到面积比较大的cu柱凸块下的绝缘层的占有率高，从而能够将cu柱凸块的高度对齐。另外，因为伴随着绝缘层的占有率的上升，cu柱凸块与电极之间的电阻增大，所以有可能导致半导体芯片的特性劣化。因此，优选设为绝缘层相对于cu柱凸块的面积的占有率例如到80％左右。

图3是表示了面积不同的四个cu柱凸块的厚度的测定值的曲线图。在图3所示的曲线图中，横轴表示将cu柱凸块的平面形状的短轴方向上的宽度设为75μm的情况下的长轴方向上的长度(μm)，纵轴表示cu柱凸块的厚度(μm)。另外，图3中的所谓“cu柱凸块的厚度”，是指未形成cu柱凸块的高度调整用的绝缘层的情况下的cu柱凸块的厚度的平均值。

如图3所示，特别在cu柱凸块的平面形状的长度为300μm以下的区域中，伴随着cu柱凸块的面积的增大，厚度变厚。具体地，若将长度为75μm左右的cu柱凸块和长度为325μm左右的cu柱凸块进行比较，则厚度相差4μm左右。因此，可知如果能够通过绝缘层的插入将cu柱凸块的高度加高4μm左右，则能够将面积不同的cu柱凸块的高度对齐。

图4是示出与绝缘层的占有率相应的cu柱凸块的高度的加高量的仿真结果的曲线图。具体地，对于图2所示的(1)仅插入绝缘层51、(2)仅插入绝缘层52、以及(3)插入绝缘层51和绝缘层52，示出了使绝缘层的占有率从0％变化至100％的情况下的cu柱凸块的高度的加高量。即，所谓绝缘层的占有率为0％，表示未插入绝缘层的状态，所谓绝缘层的占有率为100％，表示不使任何东西介于电极与cu柱凸块之间地插入绝缘层而使电极与cu柱凸块绝缘的状态。此外，在图4所示的曲线图中，横轴表示绝缘层的占有率(％)，纵轴表示cu柱凸块的高度的加高量(μm)。

如图4所示，在任一绝缘层中，伴随着绝缘层的占有率的变化，cu柱凸块的加高量均连续地变化。由此可知，通过绝缘层的占有率的调整，能够进行cu柱凸块的加高量的微调。此外，可知，例如在占有率为80％左右时，能够加高5μm左右。因此，如图3所示，可以说，如果多个cu柱凸块的厚度的差异最大为4μm左右，则能够将全部的cu柱凸块的高度对齐。

接下来，参照图5以及图6，对本发明的第二实施方式涉及的半导体芯片100b进行说明。在此，图5是本发明的第二实施方式涉及的半导体芯片100b的俯视图，图6是图5的vi-vi线剖视图。另外，在第二实施方式以后，省略关于与第一实施方式共同的事项的记述，仅对不同点进行说明。特别是，对于基于同样的结构的同样的作用效果，不在每个实施方式中逐一提及。此外，对于第二实施方式的构成要素中的与第一实施方式对应的构成要素，为了便于说明，使用与在第一实施方式中使用的附图标记相同的附图标记。

半导体芯片100b与上述的半导体芯片100a相比，分别插入到cu柱凸块30b以及cu柱凸块30c下的绝缘层的构造不同。即，在半导体芯片100a中，如图2所示，插入了一个绝缘层50或两个层叠的绝缘层51、52，但是在半导体芯片100b中，如图6所示，插入了多个绝缘层53或多个层叠的绝缘层54、55。在此，将形成了形成在镀覆种子层24b、24c下的绝缘层53、54、55的部位的上表面定义为形成凸块的面。因而，形成cu柱凸块30a、cu柱凸块30b以及cu柱凸块30c的面的高度分别不同。形成cu柱凸块30c的面最高，形成cu柱凸块30a的面最低。

具体地，如图5以及图6所示，沿着cu柱凸块30b的长轴方向排列有在主面11的俯视下呈矩形的三个绝缘层53。此外，同样地，在cu柱凸块30c的中央附近排列有在主面11的俯视下呈矩形的两个层叠的绝缘层54、55。此外，如图6所示，在电极23b、23c上且未形成绝缘层53～55的区域(即，电极23b、23c的另一部分)均成膜了镀覆种子层24b、24c，并在其上填充有cu层31b、31c。由此，电极23b、23c与cu柱凸块30b、30c分别电连接。

在此，图1所示的绝缘层50的面积比图5所示的多个绝缘层53的面积的合计大(即，绝缘层50的占有率高)。因此，能够使cu柱凸块30b的高度更高。另一方面，因为绝缘层的热导率比cu层低，所以如果绝缘层的占有率过高，则起因于晶体管的热的散热有可能变差。此外，因为绝缘层的电导率比cu层低，所以如果绝缘层的占有率过高，则由于电极与cu柱凸块之间的连接面积的下降，电阻有可能增大。关于这一点，在半导体芯片100b中，通过将绝缘层53～55分割为多个，从而与半导体芯片100a相比，散热性提高，此外可抑制电阻的增大。因此，与半导体芯片100a相比，半导体芯片100b能够将cu柱凸块的高度对齐，并且能够抑制半导体芯片的特性劣化。

接下来，参照图7对本发明的第三实施方式涉及的半导体芯片100c进行说明。另外，图7是本发明的第三实施方式涉及的半导体芯片100c的剖视图，示出与图2所示的剖视图同样的方向。半导体芯片100c与上述的半导体芯片100b相比，插入到cu柱凸块30b下的绝缘层的构造不同。在此，将形成了形成在镀覆种子层24b、24c下的绝缘层54、55、56的部位的上表面定义为形成凸块的面。因而，形成cu柱凸块30a、cu柱凸块30b以及cu柱凸块30c的面的高度分别不同。形成cu柱凸块30c的面最高，形成cu柱凸块30a的面最低。

具体地，如图7所示，在半导体芯片100c中，配置有绝缘层56，使得镀覆种子层24b以及cu层31b隔着电极22d、22e以及电极23b位于晶体管21d、21e的正上方。即，绝缘层56的热导率比cu层31b低。因此，通过在配置了发热量比较多的晶体管21d、21e的区域的正上方形成热导率高的cu层31b，并在未配置晶体管21d、21e的区域的上部形成绝缘层56，从而能够有效利用cu层31b的散热性，并且能够调整cu柱凸块30b的高度。

通过这样的结构，半导体芯片100c也与半导体芯片100a同样地，能够不依赖于焊料的涂敷量的控制而将cu柱凸块的高度对齐。此外，与半导体芯片100a相比，半导体芯片100c的散热性提高，能够抑制半导体芯片100c的特性劣化。

接下来，参照图8a～图8d对本发明的第四实施方式～第七实施方式涉及的半导体芯片100d～100g进行说明。在此，图8a是本发明的第四实施方式涉及的半导体芯片100d的俯视图，图8b是本发明的第五实施方式涉及的半导体芯片100e的俯视图，图8c是本发明的第六实施方式涉及的半导体芯片100f的俯视图，图8d是本发明的第七实施方式涉及的半导体芯片100g的俯视图。另外，因为半导体芯片100d～100g的剖面构造与图2以及图6所示的剖面构造相同，所以省略图示。

如图8a～图8d所示，cu柱凸块的平面形状以及插入到cu柱凸块下的绝缘层的平面形状没有特别限定。例如，在半导体芯片100d中，在cu柱凸块30b下排列有六个绝缘层57，在cu柱凸块30c下排列有四个绝缘层58。此外，在半导体芯片100e、100f中，绝缘层59～62的平面形状分别代替矩形为椭圆形或圆形。此外，在半导体芯片100f中，cu柱凸块30d、30e的短轴方向上的宽度比cu柱凸块30a的短轴方向上的宽度短。此外，在半导体芯片100g中，cu柱凸块30f、30g的平面形状分别代替椭圆形或圆形为矩形，绝缘层63、64的平面形状也是矩形。

如上所述，通过这样的结构，半导体芯片100d～100g也与半导体芯片100a同样地，能够不依赖于焊料的涂敷量的控制而将cu柱凸块的高度对齐。另外，图8a～图8d所示的cu柱凸块的平面形状以及绝缘层的平面形状是一个例子，并不限定于此。

接下来，参照图9a～图9j对本发明的第一实施方式涉及的半导体芯片100a的制造方法进行说明。在此，图9a～图9j是示出本发明的第一实施方式涉及的半导体芯片100a的制造方法的顺序的图。图9a～图9j所示的图是示出与图2中的ii-ii线剖视图同样的方向的图。另外，在以下的说明中，作为电路的一个例子，示出在回路形成区域20形成有多个晶体管的情况。此外，为了便于说明，对于与图2所示的要素对应的要素，使用与在该附图中使用的附图标记相同的附图标记，并省略说明。

首先，如图9a所示，通过一般的半导体工艺，在半导体基板10上的回路形成区域20形成多个晶体管21a～21e、多个电极22a～22f、23a～23c以及绝缘层40、41。

接下来，如图9b所示，在绝缘层41上形成具有多个开口部210的抗蚀剂200。抗蚀剂200发挥用于形成绝缘层41的开口部43a～43c的掩模的作用。

接下来，如图9c所示，将抗蚀剂200作为掩模，通过干式蚀刻在抗蚀剂200的多个开口部210下形成绝缘层41的开口部43a～43c。由此，从绝缘层41分离而形成绝缘层50、51。此外，通过形成开口部43a～43c，从而即使在电极23a～23c上设置绝缘层50、51，也能够提供cu柱凸块30a～30c与电极23b、23c的电连接。

接下来，如图9d所示，除去抗蚀剂200，在电极23a～23c以及绝缘层41上的整个面涂敷绝缘层42。

接下来，如图9e所示，形成绝缘层42的开口部43a～43c。开口部43a～43c例如使用感光性树脂作为绝缘层42并通过实施曝光以及显影处理的光刻工艺来形成。具体地，除去绝缘层42，使得电极23a以及绝缘层50上的绝缘层42被除去，保留绝缘层51上的绝缘层(即，图2所示的绝缘层52)。由此，成为如下结构，即，在cu柱凸块30a下未插入绝缘层，在cu柱凸块30b下插入一级绝缘层50，在cu柱凸块30c下插入两级绝缘层51、52。

接下来，如图9f所示，在电极23a～23c的上表面、绝缘层42、50、52的上表面以及开口部43a～43c的内壁面的整个面成膜镀覆种子层24。镀覆种子层24例如通过层叠厚度为0.3μm左右的tiw以及厚度为0.3μm左右的cu而构成。另外，也可以代替tiw而是ti、w、ta、tin、tan、wn等。

接下来，如图9g所示，形成用于形成cu柱凸块30a～30c的抗蚀剂300。抗蚀剂300在形成cu柱凸块30a～30c的区域具有开口部310。

接下来，如图9h所示，通过镀覆施工法依次形成cu层31a～31c以及焊料层32a～32c。另外，也可以按照相当于cu层31a～31c的基底的镀覆种子层24的高低差，在cu层31a～31c以及焊料层32a～32c的上表面形成微小的凹凸。

接下来，如图9i所示，除去抗蚀剂300以及镀覆种子层24的一部分。由此，镀覆种子层24被分割为镀覆种子层24a～24c。

最后，如图9j所示，通过回流使焊料层32a～32c熔化。在回流后的cu柱凸块30a～30c中，例如，cu层的厚度为40μm左右，焊料层的厚度为30μm左右。

通过上述的制造方法，能够制造具备调整了高度的cu柱凸块30a～30c的半导体芯片100a。另外，半导体芯片的制造方法不限于此。此外，其它实施方式也能够与上述的制造方法同样地进行制造。

上述的实施方式均为通过绝缘层的插入对cu柱凸块的高度进行调整的结构。另一方面，对cu柱凸块的高度进行调整的层不限于绝缘层，也可以是其它材料。接下来，对代替绝缘层而通过半导体层的插入来调整cu柱凸块的高度的实施方式进行说明。

参照图10以及图11对本发明的第八实施方式涉及的半导体芯片100h进行说明。图10是本发明的第八实施方式涉及的半导体芯片100h的俯视图，图11是图10的xi-xi线剖视图。

在图10所示的半导体芯片100h中，在cu柱凸块30a、30b下分别配置晶体管21a～21e。另一方面，在cu柱凸块30c下未配置晶体管，取而代之，插入用于调整cu柱凸块的高度的半导体层70。半导体层70例如在半导体基板的主面的俯视下呈矩形。此外，半导体层70的面积大于cu柱凸块30c的面积，在整个cu柱凸块30c下插入有半导体层70。

在图11中更详细地图示了图2所示的半导体芯片100a的结构中的晶体管21d、21e及其周边的要素。另外，因为cu柱凸块30a的构造与cu柱凸块30b的构造相同，所以在图11中省略了cu柱凸块30a的图示。在以下说明的各剖视图中也是同样的。此外，在图11中，即使与图2所示的各构成要素对应的构成要素的形状、大小稍微不同，在功能相同的情况下，为了便于说明，也使用同样的附图标记并省略说明。

在cu柱凸块30b(第二凸块)下形成有晶体管21d、21e。晶体管21d包含基极层80、发射极层81、一对集电极电极82、一对基极电极83以及发射极电极84。另外，因为晶体管21e的构造与晶体管21d的构造相同，所以省略说明。

基极层80(第二半导体层)以及发射极层81依次层叠在半导体基板10的主面上。基极层80以及发射极层81分别以半导体基板10的主面为基准，呈在该主面的法线方向上隆起的台面形状。另外，该形状的侧面可以相对于主面垂直，或者可以是正向或反向的台面。这在后述的半导体层70等中也是同样的。

一对集电极电极82在半导体基板10的主面上夹着基极层80形成在两侧。一对集电极电极82与形成在基极层下的集电极层(未图示)电连接。一对基极电极83在基极层80上夹着发射极层81形成在两侧。发射极电极84形成在发射极层81上。发射极电极84与上述的电极22d电连接。由此，cu柱凸块30b作为用于将晶体管21d的发射极与半导体芯片100h的外部进行电连接的发射极电极而发挥功能。

在cu柱凸块30c(第一凸块)下，代替晶体管而形成有半导体层70。半导体层70(第一半导体层)形成在半导体基板10的主面上。半导体层70例如在晶体管21d等的基极层80的形成过程中同时形成，以半导体基板10的主面为基准，呈在该主面的法线方向上隆起的台面形状。半导体层70的材料与基极层80的材料相同，例如作为主成分而包含gaas。另外，半导体层70的材料不限于gaas，根据基极层80的材料，也可以是si、inp、sic、gan等。通过在cu柱凸块30c下插入半导体层70，从而能够使cu柱凸块30c的高度增高半导体层70的厚度的量。

在晶体管21d、21e以及半导体层70上层叠有作为保护膜的绝缘层90。绝缘层90(第四绝缘层)在晶体管21d、21e的上部具有用于提供发射极电极84与电极22d的电连接(即，发射极电极84与cu柱凸块30b的电连接)的开口部。另一方面，在半导体层70的上部，因为无需提供该半导体层70与cu柱凸块30c的电连接，所以绝缘层90不具有开口部。cu柱凸块30c与半导体层70不进行电连接，被绝缘层90所切断。

在绝缘层90上，进一步层叠有多个电极22d～22f和作为保护膜的绝缘层91。绝缘层91具有用于提供各电极22d～22f与形成在其上部的电极23b、23c的电连接的多个开口部。另外，绝缘层90、91的材料没有特别限定，例如，作为主成分而包含sin。

在半导体基板10中，为了确保各晶体管21d、21e间以及半导体层70间的电隔离，形成有多个隔离层92。多个隔离层92形成在半导体基板10中的未形成各晶体管21d、21e以及半导体层70的区域中的半导体基板10的上部。

像这样，在半导体芯片100h中，通过在面积小的cu柱凸块30c下插入半导体层70，从而与未插入该半导体层70的结构相比，能够将面积不同的cu柱凸块30b、30c的高度对齐。

图12是本发明的第九实施方式涉及的半导体芯片100i的剖视图，示出与图11所示的剖视图同样的方向。半导体芯片100i与半导体芯片100h相比，不同点在于，在cu柱凸块30c下进一步插入金属层110。

金属层110(第三金属层)形成在半导体层70上，并且形成在绝缘层90下。金属层110例如在晶体管的基极电极83的形成过程中同时形成。金属层110的材料例如与基极电极83的材料相同。通过在cu柱凸块30c下插入金属层110，从而能够使cu柱凸块30c的高度进一步增高金属层110的厚度的量。

像这样，在半导体芯片100i中，与半导体芯片100h相比，能够使cu柱凸块30c的高度进一步接近cu柱凸块30b的高度h。

图13是示出由于半导体层70以及金属层110的插入而造成的cu柱凸块的加高量的仿真结果的曲线图。具体地，示出在图11以及图12所示的cu柱凸块30c中(1)仅插入电极22f(比较例)、(2)仅插入半导体层70、(3)插入半导体层70和金属层110、以及(4)插入半导体层70、金属层110和电极22f的情况下的cu柱凸块的高度的加高量。在图13所示的曲线图中，纵轴表示cu柱凸块的高度的加高量(μm)。

从图13的(1)以及(2)的比较可知，通过代替电极22f而插入半导体层70，从而能够加高0.5μm左右。此外，从图13的(2)以及(3)的比较可知，通过插入金属层110，从而能够进一步加高0.3μm左右。而且，从图13的(4)可知，通过将半导体层70、金属层110以及电极22f全部插入，从而能够加高2.8μm左右。像这样，通过根据各cu柱凸块的高度之差来变更插入的层，从而能够适当地调整加高量。

图14a～图14e分别是本发明的第十实施方式至第十四实施方式涉及的半导体芯片100j～100n的俯视图。另外，因为半导体芯片100j～100n的剖面构造与图11所示的剖面构造类似，所以省略图示。

在半导体芯片100j～100n中，在cu柱凸块30c下分别插入有具有与上述的半导体层70同样的功能的半导体层71～75。如图14a～图14e所示，半导体层71～75的平面形状没有特别限定。例如，在半导体芯片100j中，半导体层71呈矩形，是与cu柱凸块30c外切的大小。此外，在半导体芯片100k中，半导体层72呈矩形，是与cu柱凸块30c内切的大小。此外，在半导体芯片100l中，半导体层73呈矩形，比半导体层72更小，是包含于cu柱凸块30c的内部的大小。此外，在半导体芯片100m中，两个矩形的半导体层74分别并列配置在cu柱凸块30c下。此外，在半导体芯片100n中，四个矩形的半导体层75分别在cu柱凸块30c的周边排列配置。像这样，半导体层在俯视下未必一定与cu柱凸块30c的整体重叠，也可以是其一部分重叠的结构。

根据这样的结构，半导体芯片100j～100n也与半导体芯片100h同样地，能够使cu柱凸块30c的高度接近cu柱凸块30b的高度h。另外，图14a～图14e所示的半导体层的平面形状以及数量是一个例子，并不限定于此。此外，除了半导体层71～75以外，或者代替半导体层71～75，半导体芯片也可以插入例如相当于图12所示的金属层110的金属层或者相当于电极22f的电极。

图14f是本发明的第十五实施方式涉及的半导体芯片100o的俯视图，图15是图14f的xv-xv线剖视图。半导体芯片100o是在cu柱凸块30c下形成有元件的情况的例子。

具体地，作为元件的一个例子，形成有薄膜电阻元件(tfr：thinfilmresistor)120。如图15所示，tfr120在绝缘层90上形成为至少一部分插入到cu柱凸块30c下。tfr120由位于两端部的两个电极和设置在这两个电极之间的薄膜构成。另外，位于tfr的两端部的电极可以在电极22d～22f的形成过程中同时形成。

半导体层76具有与上述的半导体层70相同的功能，与tfr120并列地形成，使得至少一部分插入到cu柱凸块30c下。在半导体层76上形成有绝缘层90，在该绝缘层90上形成有tfr120以及电极22f，在这些tfr120以及电极22f上形成有绝缘层91。如图14f所示，半导体层76在半导体基板10的主面的俯视下呈矩形，与cu柱凸块30c的区域的大约一半重叠。

根据这样的结构，在半导体芯片100o中，与未插入半导体层76的结构相比，也能够使cu柱凸块30c的高度增高。因此，能够使cu柱凸块30c的高度接近cu柱凸块30b的高度h。

另外，形成在cu柱凸块30c下的元件可以像上述的那样是电阻元件等无源元件，或者可以是二极管等有源元件。

此外，虽然在图15中示出了在cu柱凸块30c下插入半导体层76以及电极22f的例子，但是半导体芯片例如也可以是如下结构，即，不具备半导体层76，在绝缘层90上插入了电极22f。或者，也可以与图12所示的半导体芯片100i同样地，在半导体层76上进一步插入相当于金属层110的金属层。

图16是本发明的第十六实施方式涉及的半导体芯片100p的剖视图，示出与图11所示的剖视图同样的方向。半导体芯片100p与上述的半导体芯片100h相比，不同点在于，不具备半导体层70，取而代之，使绝缘层130扩展并填充至cu柱凸块30c下。

绝缘层130是相当于图11所示的绝缘层40的绝缘层，填充在多个晶体管21d、21e以及多个电极22d～22f的周围区域。绝缘层130的材料能够设为与绝缘层40相同。绝缘层130扩展并填充至cu柱凸块30c下。由此，调整cu柱凸块30c的高度。

此外，在半导体芯片100p中，为了提供电极23c与电极22f的电连接，绝缘层130以及绝缘层91被开口。而且，在该开口部填充有电极23c。由此，cu柱凸块30c与电极22f电连接。因此，在本实施方式中，cu柱凸块30c作为用于将电极22f与半导体芯片100p的外部进行电连接的凸块而发挥功能。

根据上述的结构，半导体芯片100p通过对绝缘层130的高度或者填充的区域等进行调整，从而也能够调整cu柱凸块30c的高度。

另外，除了填充绝缘层130以外，还可以进一步插入例如相当于图12所示的半导体层70的半导体层或者相当于金属层110的金属层。

图17是本发明的第十七实施方式涉及的半导体芯片100q的剖视图，示出与图11所示的剖视图同样的方向。半导体芯片100q与上述的半导体芯片100p相比，不同点在于，填充在cu柱凸块30c下的绝缘层131不具有开口部。

即，本实施方式中的绝缘层131填充在绝缘层91上，并且填充在电极23c下。由此，电极23c与电极22f被电切断。像这样，在无需将电极22f与cu柱凸块30c进行电连接的情况下，也可以是绝缘层131不具有开口部的结构。另外，在该情况下，电极22f也可以作为不与其它器件等进行电连接的金属层而发挥功能。

接下来，参照图18a～图18j对本发明的第九实施方式涉及的半导体芯片100i的制造方法进行说明。在此，图18a～图18j是示出本发明的第九实施方式涉及的半导体芯片100i的制造方法的顺序的图，是示出与图12所示的剖视图同样的方向的图。另外，为了便于说明，对于与图12所示的要素对应的要素，使用与在该附图中使用的附图标记相同的附图标记，并省略说明。

首先，在半导体基板10上涂敷成为掩模的抗蚀剂，通过蒸镀或者溅射等对金属层进行成膜，剥离抗蚀剂(参照图18a)。由此，形成晶体管的发射极电极84。

接下来，在半导体基板10上涂敷成为掩模的抗蚀剂，通过湿式蚀刻或干式蚀刻使半导体层露出，剥离抗蚀剂(参照图18b)。由此，形成晶体管的发射极层81。

接下来，在半导体基板10上通过蒸镀或者溅射等对金属层进行成膜(参照图18c)。由此，形成晶体管的基极电极83，并且形成cu柱凸块30c的高度调整用的金属层110。

接下来，通过湿式蚀刻或者干式蚀刻使半导体层露出(参照图18d)。由此，形成晶体管的基极层80，并且形成cu柱凸块30c的高度调整用的半导体层70。

接下来，在半导体基板10上涂敷成为掩模的抗蚀剂，通过离子注入形成隔离层92，剥离抗蚀剂。此外，通过蒸镀或者溅射等对金属层进行成膜(参照图18e)。由此，形成晶体管的集电极电极82。

接下来，通过化学气相生长(cvd：chemicalvapordeposition，化学气相沉积)法等，在晶体管21d、21e、半导体层70以及金属层110上成膜作为保护膜的绝缘层90。此外，通过干式蚀刻将形成的绝缘层90中的晶体管的发射极电极84上的一部分除去，形成开口部(参照图18f)。

接下来，通过蒸镀或者溅射等在绝缘层90上形成电极22d～22f(参照图18g)。

接下来，通过cvd法等在电极22d～22f以及绝缘层90上对绝缘层91进行成膜。此外，通过干式蚀刻将形成的绝缘层91中的电极22d～22f上的一部分除去，形成开口部(参照图18h)。

接下来，涂敷树脂，在进行了图案化之后，实施热处理，形成树脂的绝缘层40(参照图18i)。

最后，通过蒸镀或者溅射等，在电极22d～22f上形成电极23b、23c，进而通过cvd法等对绝缘层41进行成膜(参照图18j)。另外，关于此后的工序，因为与上述的图9a～图9j所示的方法相同，所以省略说明。

通过上述的制造方法，能够制造具备调整了高度的cu柱凸块30c的半导体芯片100i。另外，半导体芯片的制造方法并不限于此。此外，其它实施方式也能够通过与上述的制造方法相同的方法进行制造。

以上，对本发明的例示性的实施方式进行了说明。半导体芯片100a～100g具备电极23a～23c、面积比较大的cu柱凸块30a、以及面积比较小的cu柱凸块30b、30c，在电极23b的一部分上形成绝缘层50，在电极23c的一部分上形成绝缘层51、52。由此，能够调整cu柱凸块30b、30c的高度。因此，即使在cu柱凸块的面积或者回路形成区域的高度存在差异，也能够不依赖于焊料的涂敷量的控制而将cu柱凸块的高度对齐。

此外，在半导体芯片100a～100g中，从半导体基板10的主面11到cu柱凸块30a～30c的上表面的距离的最大值分别相等。由此，在半导体芯片100a～100g的安装时，可均匀地连接多个凸块。因此，能够缓解应力而使连接的可靠性提高。

此外，在半导体芯片100a～100g中，在电极23a～23c的至少一部分上并且在cu柱凸块30a～30c下形成镀覆种子层24a～24c。由此，即使是绝缘层50、52上，也能够通过镀覆施工法形成cu柱凸块30b、30c。

此外，在半导体芯片100a～100g中，例如也可以使插入到面积比较小的cu柱凸块下的绝缘层的厚度比插入到面积比较大的cu柱凸块下的绝缘层的厚度厚。由此，能够不依赖于焊料的涂敷量的控制而将cu柱凸块的高度对齐。

此外，在半导体芯片100a～100g中，例如也可以使插入到面积比较小的cu柱凸块下的绝缘层的占有率比插入到面积比较大的cu柱凸块下的绝缘层的占有率高。由此，能够不依赖于焊料的涂敷量的控制而将cu柱凸块的高度对齐。

此外，在半导体芯片100a～100g中，在cu柱凸块30c下形成两级的绝缘层51、52。由此，能够使面积最小的cu柱凸块30c的高度与面积最大的cu柱凸块30a的高度对齐。

此外，在半导体芯片100c中，在半导体基板10的主面11上形成晶体管21d、21e，在该晶体管21d、21e的正上方不形成绝缘层56而形成镀覆种子层24b以及cu柱凸块30b。由此，在配置有发热量比较多的晶体管21d、21e的区域的正上方形成热导率高的cu层31b，在未配置晶体管21d、21e的区域的上部形成绝缘层56。因此，能够有效利用cu层31b的散热性，并且能够调整cu柱凸块30b的高度。

另外，cu柱凸块的结构没有特别限定，例如可以包含依次层叠的cu层以及焊料层。

此外，半导体基板10的材料没有特别限定，例如可以作为主成分而包含化合物半导体。

此外，半导体芯片100h～100o具备：具有主面11的半导体基板10；形成在半导体基板10的主面11上，不构成晶体管的半导体层70；形成在半导体基板10的主面11上，构成晶体管的基极层80的半导体层；形成在半导体层70上的绝缘层90；形成在绝缘层90上的cu柱凸块30c；以及形成在基极层80上的cu柱凸块30b，在半导体基板10的主面11的俯视下，cu柱凸块30b的面积大于cu柱凸块30c的面积。像这样，通过在面积小的cu柱凸块30c下插入半导体层70，从而与未插入该半导体层70的结构相比，能够将面积不同的cu柱凸块30b、30c的高度对齐。

此外，在半导体芯片100h～100o中，半导体层70不与cu柱凸块30c电连接，基极层80与cu柱凸块30b电连接。

此外，半导体芯片100i还具备形成在半导体层70上且形成在绝缘层90下的金属层110。由此，能够使cu柱凸块30c的高度进一步增高金属层110的厚度的量。

此外，半导体芯片100o还具备与半导体层76并列地形成在半导体基板10的主面11上的薄膜电阻元件120，薄膜电阻元件120的至少一部分和半导体层76的至少一部分形成在cu柱凸块30c下。像这样，半导体层76未必需要插入到整个cu柱凸块30c下，也可以是插入到cu柱凸块30c的一部分下的结构。

此外，虽然在上述的说明中以半导体芯片具备的凸块为cu柱凸块的结构为例进行了说明，但是凸块并不限于cu柱凸块，例如也可以是金凸块或者焊料凸块等其它凸块。

以上说明的各实施方式用于使本发明容易理解，并不用于对本发明进行限定解释。本发明能够在不脱离其主旨的情况下进行变更或改良，并且本发明中还包含其等价物。即，关于本领域技术人员对各实施方式适当地施加了设计变更的实施方式，只要具备本发明的特征，就包含于本发明的范围。例如，各实施方式具备的各要素及其配置、材料、条件、形状、尺寸等，并不限定于例示的各要素及其配置、材料、条件、形状、尺寸等，能够适当地进行变更。此外，只要技术上可行，各实施方式具备的各要素就能够进行组合，将它们进行了组合的实施方式，只要包含本发明的特征，就包含于本发明的范围。