本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的集成度不断提高，这就要求在一块芯片上能够形成更多的晶体管。
阈值电压是晶体管的重要性质，对晶体管的性能具有重要影响。不同功能的晶体管往往对阈值电压具有不同的要求，在形成不同晶体管的过程中，需要对不同晶体管的阈值电压进行调节。
为了对不同晶体管的阈值电压进行调节，会在晶体管的沟道区进行掺杂，形成阈值电压调节区。高阈值电压晶体管的阈值电压调节离子的浓度低于低阈值电压晶体管的阈值电压调节离子的浓度。可以通过在不同晶体管中形成不同浓度的阈值电压调节离子对晶体管的阈值电压进行调节。
然而，现有技术形成的多阈值电压晶体管工艺流程复杂，图形化工艺使用次数多，成本高。
技术实现要素：
本发明解决的技术问题是提供一种半导体器件及其形成方法，简化工艺流程，减少图形化工艺使用次数，降低成本。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区、第二区和第三区，所述第二区位于所述第一区和所述第三区之间；对所述半导体衬底的第一区、第二区和第三区进行第一离子掺杂，在第一区、第二区和第三区半导体衬底内形成第一阱区，所述第一阱区内掺杂有第一离子；在所述半导体衬底第三区上形成初始栅层；在形成所述初始栅层之后，对第二区和第三区的半导体衬底进行第二离子掺杂，将第二区内的第一阱区反型为第二阱区，将第三区内第一阱区反型为第三阱区，所述第二阱区和第三阱区内掺杂有第二离子，所述第二离子与第一离子导电类型相反，第二阱区的第二离子掺杂浓度大于第三阱区的第二离子掺杂浓度；在半导体衬底上形成第一栅极结构，至少一个第一栅极结构位于第二阱区上；形成第一栅极结构后，刻蚀所述初始栅层，在所述第三阱区上形成第二栅极结构。
可选的，所述第一区与所述第二区和所述第三区形成的器件类型不同；
可选的，所述第二离子掺杂的方法包括：进行第一次离子注入，所述第一次离子注入的深度小于初始栅层的厚度；在第一次离子注入之后，进行第二次离子注入，所述第二次离子注入的深度大于初始栅层的厚度。
可选的，所述第二离子掺杂的方法还包括：在所述第二次离子注入之后，进行至少一次第三次离子注入，所述第三次离子注入的深度大于初始栅层的厚度。
可选的，所述第一次离子注入的注入离子剂量大于第二次离子注入的注入离子剂量。
可选的，所述第三次离子注入的注入离子剂量大于第二次离子注入的注入离子剂量。
可选的，所述第二次离子注入的注入离子能量大于第一次离子注入的注入离子能量。
可选的，所述第三次离子注入的注入离子剂量大于第二次离子注入的注入离子剂量。
可选的，所述初始栅层的材料包括：多晶硅、非晶硅、微晶硅、非晶锗或金属栅极材料。
可选的，第二离子掺杂前，还包括在第一阱区表面形成第一掩膜层；以所述初始栅层和第一掩膜层为掩膜对第二区的半导体衬底进行第二离子掺杂。
可选的，所述第一离子掺杂工艺包括离子注入工艺或固态源掺杂工艺。
可选的，所述第一离子掺杂后，初始栅层形成前，还包括：在所述半导体衬底第一区、第二区和第三区表面形成栅介质层，所述初始栅层位于栅介质层表面。
可选的，所述第一栅极结构的形成方法包括：去除第二阱区表面的栅介质层，暴露出第二阱区表面；在第二阱区表面形成第一栅介质层；在第一栅介质层表面形成第一栅极膜；在第一栅极膜表面形成第二掩膜层，以所述第二掩膜层为掩膜，刻蚀所述第一栅极膜，在第二阱区表面形成第一栅极层，形成所述第一栅极结构。
可选的，所述第二栅极结构的形成方法包括：形成第一栅极结构后，刻蚀所述初始栅层和栅介质层，在所述第三阱区上形成第二栅极结构。
可选的，还包括：在所述第一区半导体衬底内形成第四阱区，所述第四阱区与第一阱区相邻，所述第四阱区内具有第一离子，所述第四阱区离子浓度高于第一阱区离子浓度。
可选的，所述第四阱区的形成方法包括：在进行第二离子掺杂前，在部分第一区和第二区的半导体衬底内进行第三离子掺杂，在第一区内形成第四阱区。
可选的，还包括：在第一阱区上形成所述第二栅极结构，在第四阱区上形成所述第一栅极结构。
相应的，本发明还提供一种采用上述任意一项方法所形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，通过第一离子掺杂在半导体衬底第一区、第二区和第三区内掺杂第一离子，在半导体衬底第一区、第二区和第三区内形成第一阱区；对半导体衬底第二区和第三区进行第二离子掺杂，第二掺杂的掺杂离子为第二离子，第二离子与第一离子导电类型相反，使得第二区和第三区半导体衬底实现反型，此时需要保护第一半导体衬底第一区，需要一次图形化工艺；同时通过初始栅层作为第二离子掺杂的掩膜层，利用初始栅层的高度差在半导体衬底第二区内第二阱区，在半导体衬底第三区内第三阱区，初始栅层的形成需要一次图形化工艺；第一阱区的掺杂离子导电类型与第二阱区和第三阱区的掺杂离子导电类型类型不同，第二阱区和第三阱区的掺杂离子导电类型类型相同，第二阱区和第三阱区的阱区掺杂离子浓度不同，故形成第一阱区、第二阱区和第三阱区仅需要两次图形化工艺，在第二阱区上形成第一栅极结构和在第三阱区上第二栅极结构时各需要一次图形化工艺，减小了图形化工艺的次数，对半导体衬底的损伤较少，同时简化了工艺流程，提高了半导体器件的性能，优化了工艺流程。
进一步，所述半导体器件还包括第四阱区，利用初始栅层为掩膜，通过第三离子注入形成第四阱区；通过第一掩膜层为掩膜，进行第二离子注入，形成第二阱区和第三阱区；故形成四个阱区需要两次掩膜，进行了两次图像化工艺，减小了图形化的次数，对半导体衬底的损伤较少，同时节约了工艺流程，提高了半导体器件的性能，优化了工艺流程。
附图说明
图1是一种半导体器件的结构示意图；
图2至图14是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1是一种半导体器件的结构示意图。
参考图1，半导体衬底100，位于半导体衬底100内的第一阱区111、第二阱区112、第三阱区113和第四阱区114，所述第一阱区111和第二阱区112内具有第一阱离子，第一阱区111的离子浓度大于第二阱区112的离子浓度，所述第三阱区113和第四阱区114内具有第二阱离子，第二阱离子与第一阱离子导电类型相反，所述第三阱区113的离子浓度大于第四阱区114的离子浓度；位于所述第一阱区上的第一栅极结构；位于所述第二阱区上的第二栅极结构；位于所述第三阱区上的第三栅极结构；位于第四阱区上的第四栅极结构。
其中，所述第一阱区用于形成低阈值电压pmos晶体管；所述第二阱区用于形成高阈值电压pmos晶体管；所述第三阱区用于形成低阈值电压nmos晶体管；所述第四阱区用于形成高阈值电压nmos晶体管。
在所述半导体衬底100内形成第一阱区111、第二阱区112、第三阱区113和第四阱区114时，在每个阱区形成过程中，均需要形成一次图形化，形成四个阱区需要进行四次图形化。在所述四个阱区上分别形成四个栅极结构，所述栅极结构均包括栅介质层和栅极层。为了在不同区域形成厚度不同的栅介质层，需要对形成栅介质层的材料层进行至少一次的图形化。为了在不同栅介质层上分别形成栅极层，需要至少进行一次图形化，则所述半导体形成过程中至少需要六次图形化，过多的图形化工艺，工艺复杂，且对半导体衬底刻蚀过多，从而导致半导体器件形成较差。
本发明实施例，通过初始栅层为掩膜使得不同阱区的掺杂浓度不同，同时作为后续栅极结构的材料层，所述方法中图形化次数较少，对半导体衬底损伤较少，提高了半导体器件的性能，且简化了工艺。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图2，提供半导体衬底200。
所述半导体衬底200包括第一区a、第二区b和第三区c，所述第二区b位于所述第一区a和所述第三区c之间；第一区a与第二区b和第三区c形成的器件类型不同。
当所述第一区a用于形成p型器件，所述第二区b和第三区c用于形成n型器件；当所述第一区a用于形成n型器件，所述第二区b和第三区c用于形成p型器件。
本实施例中，所述第一区a用于形成n型器件，第二区b和第三区c用于形成p型器件。
在一实施例中，所述第一区a用于形成p型器件，第二区b和第三区c用于形成n型器件。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底200还可以是多晶硅或非晶硅。所述半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。所述半导体衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、硅锗、砷化镓或铟镓砷等半导体材料。
继续参考图2，对所述半导体衬底200进行第一离子掺杂，在第一区a、第二区b和第三区c内形成第一阱区211，所述掺杂离子为第一离子。
所述第一离子掺杂为形成第一阱区和后续的第四阱区提供掺杂离子。
当所述第一区a用于形成n型器件时，所述第一离子为p型离子，所述第一离子包括：硼离子、bf2-离子或铟离子。
当所述第一区a用于形成p型器件时，所述第一离子为n型离子，所述第一离子包括：磷离子、砷离子或锑离子。
本实施例中，所述第一区a用于形成n型器件，所述第一离子为硼离子。
在一实施例中，所述第一区a用于形成p型器件，所述第一离子为磷离子。
所述第一离子掺杂工艺包括离子注入工艺或固态源掺杂工艺。
本实施例中，所述第一离子掺杂的工艺为离子注入工艺，所述离子注入的参数包括：注入离子为硼离子，注入能量为100kev到200kev，注入深度0.3微米到0.6微米，注入剂量范围为5.0×1012atom/cm2～5.0×1013atom/cm2。
请参考图3，在半导体衬底200上形成初始栅材料层240；在初始栅材料层240上形成图形化层205。
所述图形化层205覆盖部分初始栅材料层240表面。
所述图形化层205为形成初始栅层的掩膜层。
所述图形化层205的材料包括光刻胶。
本实施例中，初始栅层材料层240形成前，还包括：在所述半导体衬底200表面形成栅介质层241，所述初始栅层材料层240位于栅介质层241表面。
所述栅介质层241的材料包括：氧化硅,氮氧化硅或高介电常数材料。
所述栅介质层241为后续形成第二栅极结构的栅介质层提供材料，且作为离子注入时的保护层。
请参考图4，以所述图形化层205为掩膜刻蚀所述初始栅材料层240，在半导体衬底200表面形成初始栅层242，所述初始栅层242覆盖第三区的半导体衬底表面。
本实施例中，所述初始栅层241还覆盖部分第一区a的半导体衬底表面。
所述初始栅层242为后续形成第二栅极结构提供栅极层，同时作为后续第二离子掺杂和第三离子掺杂的掩膜层。
所述初始栅层242的材料包括：多晶硅、非晶硅、微晶硅、非晶锗或金属栅极材料。
所述金属栅极材料包括：铝、钽、钨、氮化钽或氮化钛。
本实施例中，所述初始栅层242的材料为多晶硅。
所述初始栅层242的厚度为0.1微米至0.2微米。
所述初始栅层242的厚度决定了后续的第一次离子注入、第二次离子注入和第三次离子注入的注入离子的深度，第一次离子注入的注入离子深度小于初始栅层的厚度，第二次离子注入和第三次离子注入的注入离子的深度需要大于初始栅层的厚度。初始栅层242厚度过低，无法保证第一次离子注入的质量；初始栅层242厚度过厚，第二次离子注入和第三次离子注入的注入离子能量需要过高，工艺难度较高，且对半导体衬底损伤较大，不利于器件的性能。
本实施例中，所述初始栅层242表面还形成有阻挡层，所述阻挡层作为离子注入时的阻挡层和后续刻蚀的停止层。
所述阻挡层的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
本实施例中，所述阻挡层的材料为氮化硅。
其他实施例中，不在初始栅层242表面形成阻挡层。
本实施例中，还包括：在所述第一区a的半导体衬底200内形成第四阱区，所述第四阱区与第一阱区相邻，所述第四阱区内具有第一离子。
本实施例中，所述第一阱区用于形成低阈值电压pmos晶体管；所述第二阱区用于形成高阈值电压pmos晶体管；所述第三阱区用于形成低阈值电压nmos晶体管；所述第四阱区用于形成高阈值电压nmos晶体管。
请参考图5，形成初始栅层242后，在所述第一区a半导体衬底200内形成第四阱区214。
所述第四阱区214的形成方法包括：对部分第一区a和第二区b的半导体衬底进行第三离子掺杂，所述掺杂离子为第一离子，在第一区a内形成第四阱区214。
所述第三离子掺杂工艺包括离子注入工艺或固态源掺杂工艺。
本实施例中，所述第三离子掺杂工艺为离子注入工艺。
具体的，以所述初始栅层242为掩膜对部分第一区a和第二区b的半导体衬底进行第三离子掺杂，所述第三离子掺杂为第四阱区214阈值电压离子掺杂。
所述第三离子注入的深度小于初始栅层242的厚度，控制离子注入的深度，使得第三离子掺杂的离子不能到达位于初始栅层242下方的第一阱区211内，仅在第一区a暴露出的第一阱区211内和第二区b的第一阱区211内形成掺杂区。
所述第三离子掺杂后，在第一区a内形成第四阱区214，所述第四阱区214的离子浓度高于所述第一阱区211的离子浓度；在第二区b内形成中间第二阱区202，所述中间第二阱区202的离子浓度与第四阱区214离子浓度相等，大于第一阱区211的离子浓度。
所述第一阱区211和第四阱区214所形成的半导体器件类型相同，但功能不同。
本实施例中，所述第一阱区211用于形成高阈值电压半导体器件，所述第四阱区214用于形成低阈值电压半导体器件。
高阈值电压半导体器件的阱区掺杂离子浓度低于低阈值电压半导体器件的阱区掺杂离子浓度。
所述第三离子掺杂为第四阱区阈值电压离子掺杂，为形成第四阱区的阈值电压调节区。
本实施例中，所述第一区a用于形成n型器件，所述第一离子为硼离子。
本实施例中，所述第三离子掺杂工艺包括离子注入工艺，所述离子注入的参数包括：注入离子为硼离子，注入能量为10kev到30kev，注入深度0.03微米到0.1微米，注入剂量范围为1.0×1012atom/cm2～1.0×1013atom/cm2。
形成第一阱区211和第四阱区214后，在半导体衬底200第二区b形成第二阱区，在半导体衬底200第三区c形成第三阱区，所述第二阱区和第三阱区的形成方法包括：在形成所述初始栅层242之后，对第二区b和第三区c的半导体衬底200进行第二离子掺杂，将第二区b内的第一阱区反型为第二阱区212，将第三区c内第一阱区211反型为第三阱区213，所述第二阱区212和第三阱区213内掺杂有第二离子，所述第二离子与第一离子导电类型相反，第二阱区212的第二离子掺杂浓度大于第三阱区213的第二离子掺杂浓度。
所述第二离子掺杂工艺包括离子注入工艺。
所述第二离子掺杂的方法包括：进行第一次离子注入，所述第一次离子注入的深度小于初始栅层242的厚度；在第一次离子注入之后，进行第二次离子注入，所述第二次离子注入的深度大于初始栅层242的厚度。
所述第二离子掺杂的方法还包括：在所述第二次离子注入之后，进行至少一次第三次离子注入，所述第三次离子注入的深度大于初始栅层的厚度。
具体的所述第二阱区212和第三阱区213的形成方法请参考图6至图8。
请参考图6，形成第一阱区211和第四阱区214后，以所述初始栅层242为掩膜对第二区b的半导体衬底200进行第一次离子注入，所述注入离子为第二离子，所述第二离子与第一离子导电类型相反。
具体的，以所述初始栅层242为掩膜对中间第二阱区202进行第一次离子注入，使得部分中间第二阱区202反型，在第二区b半导体衬底200内形成第一掺杂区207。
本实施例中，进行第一次离子注入之前，还包括：在第一区a的半导体衬底上形成第一掩膜层206，所述第一掩膜层206覆盖第一阱区211表面的初始栅层242。
所述第一掩膜层206为第二离子掺杂的掩膜层，在第二离子掺杂时保护第一阱区211和第四阱区214。
所述第一掩膜层206的材料为光刻胶。
在一实施例中，不形成所述第一掩膜层206，采用选择性离子注入对第二区b的半导体衬底200进行离子注入。
所述第一掺杂区207的导电离子类型与第二离子导电类型相同。
所述第一次离子注入为第二阱区阈值电压离子注入，为形成第二阱区的阈值电压区。
所述第二区b所形成的半导体器件类型与第一区a所形成的半导体器件类型不同，则第一区a内的阱区与第二区b内的阱区的掺杂离子类型不同。
当所述第一离子的导电类型为n型时，所述第二离子的导电类型为p型，所述第二离子包括：磷离子、砷离子或锑离子。
当所述第一离子的导电类型为p型时，所述第二离子的导电类型为n型，所述第二离子包括：硼离子、bf2-离子或铟离子。
本实施例中，所述第一区a用于形成n型器件，所述第一离子为硼离子，则第二离子的类型为n型离子，所述第二离子为磷离子。
在一实施例中，所述第一区a用于形成p型器件，所述第一离子为磷离子，则第二离子的类型为p型离子，所述第二离子为硼离子。
本实施例中，所述中间第二阱区202内的掺杂离子为磷离子，中间第二阱区202的掺杂离子导电类型为p型。所述第一次离子注入的注入离子为第二离子，第二离子的导电类型为n型离子，对中间第二阱区202进行第一次离子注入，即对部分中间第二阱区202的部分离子进行反掺杂，使得中间第二阱区202内的第一掺杂区207的掺杂离子导电类型为n型。
由于初始栅层241位于半导体衬底200第三区c表面，在进行第一次离子注入时，控制第一次离子注入的深度，使得第一次离子注入的注入离子不能到达半导体衬底200第三区c表面，仅在中间第二阱区202内形成第一掺杂区207。
所述第一次离子注入的参数包括：注入离子为砷离子，注入能量为30kev到150kev，注入深度0.02微米到0.08微米，注入剂量范围为5.0×1012atom/cm2～5.0×1013atom/cm2。
请参考图7，第一次离子注入后，对第二区b和第三区c的半导体衬底200进行第二次离子注入，所述注入离子为第二离子。
所述第二次离子注入为第三阱区阈值电压离子注入，为形成第三阱区的阈值电压区。
具体的，对中间第二阱区202和第三区c内的第一阱区211进行第二次离子注入，使得第三区c内的部分第一阱区211反型，在第三区c的半导体衬底内形成第三掺杂区209，同时使得部分中间第二阱区202反型，在第二区b的半导体衬底内形成第二掺杂区208。
所述第三掺杂区209为第三阱区的阈值电压掺杂区。
所述第三掺杂区209的导电离子类型与第二离子导电类型相同。
所述第二掺杂区208的导电离子类型与第二离子导电类型相同。
本实施例中，所述第三区c内的第一阱区211内的掺杂离子为磷离子，第三区c内的第一阱区211的掺杂离子导电类型为p型。所述第二次离子注入的注入离子为第二离子，第二离子的导电类型为n型离子，对第三区c内的第一阱区211进行第二次离子注入，即对部分第三区c内的第一阱区211的部分离子进行反掺杂，使得第三区c内的部分第一阱区211反型，形成第三掺杂区209，第三掺杂区209的掺杂离子导电类型为n型。
对中间第二阱区202进行第二次离子注入，即对部分中间第二阱区202的部分离子继续进行反掺杂，使得第二区b的半导体衬底内的第二掺杂区208的掺杂离子导电类型为n型。
第一掺杂区207为后续形成的第二阱区内的阈值电压掺杂区，所述第三掺杂区209为后续形成的第三阱区内的阈值电压掺杂区。
所述第二阱区和第三阱区所形成的半导体器件类型相同，但功能不同。
本实施例中，所述第二阱区用于形成低阈值电压半导体器件，所述第三阱区用于形成高阈值电压半导体器件。
高阈值电压半导体器件的阱区掺杂离子浓度低于低阈值电压半导体器件的阱区掺杂离子浓度。
所述第一次离子注入的注入离子剂量大于第二次离子注入的注入离子剂量，使得第一掺杂区207的第二离子浓度大于第三掺杂区209的第二离子浓度。
第二次离子注入的注入离子深度高于初始栅层的厚度，使得第二离子进入到中间第三阱区203内。
所述第二次离子注入的注入离子能量大于第一次离子注入的注入离子能量，使得第二次离子注入的注入离子穿透初始栅层到达中间第三阱区。
所述第二次离子注入的参数包括：注入离子为磷离子，注入能量为100kev到300kev，注入深度0.03微米到0.07微米，注入剂量范围为1.0×1012atom/cm2～1.0×1013atom/cm2。
请参考图8，第二次离子注入后，对第二区b和第三区c的半导体衬底200进行第三次离子注入，所述注入离子为第二离子，将所述中间第二阱区202反型为第二阱区212，将所述第三区c内的第一阱区211反型为第三阱区213。
所述第三次离子注入为形成第二阱区212和第三阱区213的阱注入，所述第二阱区212和第三阱区213的阱离子导电类型与第二离子导电类型相同。
本实施例中，所述第三区c内的第一阱区211的掺杂离子为磷离子，第三区c的第一阱区211的掺杂离子导电类型为p型。所述第三次离子注入的注入离子为第二离子，第二离子的导电类型为n型离子，所述第二离子为硼离子。
对第二区b和第三区c的半导体衬底200进行第三次离子注入，即对中间第二阱区202和第三区c内的第一阱区211的离子进行反掺杂，使得第二区b内半导体衬底200的掺杂离子导电类型为n型，形成第二阱区212；使得第三区c内半导体衬底200的掺杂离子导电类型为n型，形成第三阱区213。
第三次离子注入的注入离子深度高于初始栅层242的厚度，使得第二离子进入到第三区c的第一阱区211内。
所述第三次离子注入可以为多次离子注入。
第三次离子注入参数包括：注入离子为磷离子，注入能量为400kev到600kev，注入深度0.05微米到1.2微米，注入剂量范围为1.0×1013atom/cm2～1.0×1014atom/cm2。
所述第三次离子注入的注入离子能量大于第二次离子注入的注入离子能量，使得第三次离子注入的注入离子能够到达第二掺杂区208的下方的中间第二阱区202内，以及第三掺杂区209下方的第三区c的第一阱区211内。
形成第二阱区212和第三阱区213后，去除所述第一掩膜层206，
去除所述第一掩膜层206的工艺为灰化工艺或者湿法工艺。
形成所述第一阱区211、第四阱区214、第二阱区212和第三阱区213，仅形成两次掩膜层，进行两次图形化工艺，对半导体衬底的损伤较少，同时节约了工艺流程，提高了半导体器件的性能，优化了工艺流程。
形成第一阱区211、第四阱区214、第二阱区212和第三阱区213后，在半导体衬底上形成第一栅极结构，至少一个第一栅极结构位于第二阱区上；形成第一栅极结构后，刻蚀所述初始栅层，在所述第三阱区上形成第二栅极结构。
本实施例中，还包括：在第一阱区上形成所述第二栅极结构，在第四阱区上形成所述第一栅极结构。
其他实施例中，在第一阱区上形成第一栅极结构；在第二阱区上形成第二栅极结构；在第三阱区上形成第三栅极结构；在第四阱区上形成第四栅极结构。
形成第二阱区212和第三阱区213后，在第二阱区表面形成第二栅极结构。
请参考图9，形成第二阱区212和第三阱区213后，去除第二阱区212表面的栅介质层241；在第二阱区212表面形成第一栅介质层251，在第一栅介质层251表面形成第一栅极膜252，所述第一栅极膜252还覆盖初始栅层242顶部表面。
本实施例中，所述第二阱区212用于形成低阈值电压p型半导体器件，所述第三阱区213用于形成高阈值电压p型半导体器件。
由于高阈值电压半导体器件的电压较高，为保证器件的性能，高阈值电压半导体器件的栅介质层相较于低阈值电压半导体器件的栅介质层较厚。
本实施例中，所述第二阱区212用于形成低阈值电压半导体器件，所述第三阱区213用于形成高阈值电压半导体器件，第一栅极结构的栅介质层厚度低于第二栅极结构的栅介质层厚度，故需要在第二阱区212表面形成第一栅极结构的栅介质层。
所述第一栅介质层251的形成方法包括：去除第二阱区212表面的栅介质层241，暴露出第二阱区212顶部表面；采用氧化工艺在第二阱区212表面形成第一栅介质层251。
本实施例中，半导体衬底200还包括第一阱区211和第四阱区214，第一阱区用于形成高阈值电压n型半导体器件，第四阱区214用于形成低阈值电压n型半导体器件；即第二阱区212和第四阱区214用于形成低阈值电压半导体器件，第一阱区211和第三阱区213用于形成高阈值电压半导体器件。
本实施例中，去除第二阱区212表面的栅介质层的同时去除第四阱区214表面的栅介质层，暴露出第四阱区214顶部表面；采用氧化工艺在第二阱区212表面形成第一栅介质层的同时在第四阱区214表面形成第一栅介质层251，位于第四阱区214表面的第一栅介质层为第四栅极结构的栅介质层。
本实施例中，所述初始栅层242表面具有阻挡层，所述阻挡层能保护初始栅层顶部不被氧化，但初始栅层242侧壁被氧化，形成氧化层。
其他实施例中，所述初始栅层242表面未形成阻挡层，在氧化形成第一栅介质层的同时，在第一阱区和第三阱区上方的初始栅层242顶部表面和侧壁表面也会形成氧化层，该氧化层会作为后续刻蚀第一栅极膜252时的刻蚀停止层，用于保护初始栅层242。
请参考图10，形成第一栅极膜252后，在第一栅极膜252表面形成第二掩膜层260，所述第二掩膜层260覆盖部分第二阱区212表面的第一栅极膜252表面。
本实施例中，所述第二掩膜层260覆盖部分第四阱区214表面的第一栅极膜252表面。
所述第二掩膜层260为后续形成第一栅极结构和第四栅极结构提供掩膜层。
所述第二掩膜层260的材料包括：光刻胶。
形成所述第二掩膜层260的工艺过程包括：在半导体衬底200上旋涂形成初始第二掩膜层(未图示)，所述初始第二掩膜层覆盖第一栅极膜252表面；对所述初始第二掩膜层进行曝光处理，所述曝光过程中的曝光模板暴露出部分初始第二掩膜层，对曝光后的初始第二掩膜层进行显影处理，暴露出第一栅极膜252部分表面，形成所述第二掩膜层260。
请参考图11，以所述第一掩膜层260为掩膜刻蚀所述第一栅极膜252和第一栅介质层251，直至暴露出第二阱区212顶部表面，在所述第二阱区212表面形成第一栅极结构。
本实施例中，还包括第四阱区214，第一栅极膜252和第一栅介质层251还位于第四阱区214表面，第一掩膜层260也位于第四阱区214上的第一栅极膜252表面。
以所述第一掩膜层260为掩膜刻蚀所述第一栅极膜252和第一栅介质层251，形成第一栅极结构的同时，也刻蚀第四阱区表面的第一栅极膜252和第一栅介质层251，在第四阱区214表面形成第一栅极结构，同时，刻蚀去除在第一阱区211和第三阱区213的初始栅层242表面的第一栅极膜252，暴露出初始栅层242顶部的阻挡层的表面。
其他实施例中，未形成阻挡层，刻蚀去除在第一阱区211和第三阱区213的初始栅层242表面的第一栅极膜252和初始栅层242表面的氧化层，暴露出初始栅层242顶部表面。
请参考图12，形成第一栅极结构后，在半导体衬底上形成第三掩膜层270，所述第三掩膜层270覆盖部分初始栅层242顶部表面。
所述第三掩膜层270还覆盖第一栅极结构侧壁和顶部表面。
所述第三掩膜层270为后续形成第二栅极结构的掩膜层。
所述第三掩膜层270的材料包括光刻胶。
形成所述第三掩膜层270的工艺过程包括：在半导体衬底200上旋涂形成初始第三掩膜层(未图示)，所述初始第三掩膜层覆盖第一栅极结构侧壁和顶部表面以及初始栅层242顶部和侧壁表面；对所述初始第三掩膜层进行曝光处理，所述曝光过程中的曝光模板暴露出部分初始第三掩膜层，对曝光后的初始第三掩膜层进行显影处理，暴露出初始栅层242部分表面，形成所述第三掩膜层270。
请参考图13，以所述第三掩膜层270为掩膜，刻蚀第三阱区213表面的初始栅层242和栅介质层241，直至暴露出第三阱区213部分顶部表面，在第三阱区213表面形成第二栅极结构。
本实施例中，所述初始栅层242还位于第一阱区表面，所述第三掩膜层270也位于第二阱区的初始栅层242表面，刻蚀第三阱区表面的初始栅层242和栅介质层241的同时也刻蚀第一阱区211表面的初始栅层242和栅介质层241，暴露出第一阱区211部分表面，在第一阱区211表面形成第二栅极结构。
本实施例中，所述初始栅层242表面具有阻挡层，刻蚀第三阱区213表面的初始栅层242和栅介质层241之前，还包括刻蚀初始栅层242表面的阻挡层。
本实施例中，所述第一阱区和第三阱区均用于形成低阈值电压半导体器件，在同一工艺中形成所述第二栅极结构，能够节约工艺流程。
由于初始栅层为第二栅极结构和第一栅极结构的栅极层的材料层，因此形成第一栅极结构和第二栅极结构的过程中，仅需要形成两次掩膜，利用初始栅层为掩膜，通过第三离子注入形成第四阱区；通过第一掩膜层为掩膜，进行第二离子注入，形成第二阱区和第三阱区；故形成第一阱区、第二阱区、第三阱区和第四阱区需要两次掩膜，因此，在半导体衬底内形成四个阱区和分别位于四个阱区上的四个栅极结构，需要四次掩膜，进行四次图形化，减小了图形化工艺的次数，对半导体衬底的损伤较少，同时节约了工艺流程，提高了半导体器件的性能，优化了工艺流程。
请参考图14，形成第二栅极结构后，在所述第一栅极结构和第二栅极结构侧壁形成侧墙，所述侧墙覆盖第一栅极结构侧壁和第二栅极结构侧壁；形成侧墙后，在第一栅极结构两侧的半导体衬底200内形成第二源漏掺杂区；在第二栅极结构两侧的半导体衬底200内形成第三源漏掺杂区。
所述侧墙的形成方法包括：在所述半导体衬底200上形成侧墙材料层，所述侧墙材料层覆盖第一栅极结构侧壁和顶部表面以及第二栅极结构侧壁和顶部表面；回刻蚀所述侧墙材料层，直至暴露出半导体衬底200顶部表面，在第一栅极结构和第二栅极结构侧壁形成所述侧墙。
本实施例中，还包括：在第一阱区211的第二栅极结构两侧半导体衬底200内形成第一源漏掺杂区；在在第四阱区214的第一栅极结构两侧半导体衬底200内形成第四源漏掺杂区。
形成侧墙之前，还包括对第二阱区212和第三阱区213进行轻掺杂，在第二阱区212上的第一栅极结构两侧形成第二轻掺杂区，在第三阱区213上的第二栅极结构两侧形成第三轻掺杂区。
本实施例中，还包括对第一阱区211和第四阱区214进行轻掺杂，在第一阱区211上的第二栅极结构两侧半导体衬底200内形成第一轻掺杂区，在第四阱区214上的第一栅极结构两侧半导体衬底200内形成第四轻掺杂区。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。