电容器组件及制造该电容器组件的方法与流程

本公开涉及一种电容器组件及制造该电容器组件的方法。

背景技术：

近来，诸如虚拟现实(vr)的需要高数据传输容量的应用已经变成可商用。对于高数据传输容量，需要第五代(5g)移动通信，并且相应地，近来，对于5g移动通信的需求不断增加。迄今，5g移动通信的频带尚未清楚地标准化，但预计将使用几十ghz范围内的高频。通常，电容器在这样的高频率下具有电感器的特性，因此，可通过诸如微波传输带的金属图案来实现。然而，当微波传输带被设计为安装在基板中时，由于缺陷图案，可能会导致良率显著降低。因此，当用于高频的电容器被单独地制造并安装在基板中时，电容器可用微波传输带代替，从而产生高良率。

在通过粉末烧结制造的典型的多层陶瓷电容器(mlcc)的情况下，由于片设计方面的限制导致，基于输入端子与输出端子之间的距离，难以实现低容量电容。

技术实现要素：

本公开的一方面可提供一种用于使输入端子和输出端子之间的间距最小化以提供低容量电容的电容器组件及制造该电容器组件的方法。

根据本公开的一方面，一种电容器组件可包括：电介质，包括彼此面对的第一主表面和第二主表面以及将所述第一主表面和所述第二主表面连接的至少一个端表面，所述电介质通过将所述至少一个端表面定位在所述电容器组件的下表面上而竖直地设置；及第一电极和第二电极，分别设置在所述电介质的所述第一主表面和所述第二主表面上，其中，所述第一电极和所述第二电极中的每者的尺寸大于所述电介质的尺寸。

根据本公开的另一方面，一种制造电容器组件的方法可包括：在第一基板的一个表面上形成介电层；通过去除所述介电层的一部分而将所述介电层划分成多个区域；将第二基板的一个表面结合到被分成所述多个区域的所述介电层的上部；在所述第一基板和所述第二基板中的每者的另一表面中形成多个凹槽和多个孔中的一者，在所述多个凹槽和所述多个孔中的一者上形成焊盘层；及相对于所述焊盘层进行切割，切割表面位于所述介电层的外侧。

附图说明

通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更加清楚地理解，在附图中：

图1是根据本公开的示例性实施例的电容器组件的透视图；

图2是根据本公开的另一示例性实施例的电容器组件的透视图；

图3a至图3f是示出制造根据图1中示出的示例性实施例的电容器组件的工艺的示图；及

图4a至图4f是示出制造根据图2中示出的示例性实施例的电容器组件的工艺的示图。

具体实施方式

现将参照附图详细描述本公开的示例性实施例。

图1是根据本公开的示例性实施例的电容器组件的透视图。

参照图1，电容器组件可包括电介质110、第一电极120和第二电极130。

电介质110可设置在第一电极120与第二电极130之间，并且可利用诸如氧化铝(al2o3)、sio2、sn3n4、zro2、catio3、srtio3、(ba,sr)tio3和batio3的材料形成，在一些实施例中，电介质110可利用多种材料形成，以增强介电特性。

电介质110可包括彼此面对的第一主表面和第二主表面以及将第一主表面和第二主表面彼此连接的至少一个端表面。电介质110的第一主表面与第二主表面之间的距离(即，电介质110的厚度)可为10μm至100μm，更优选地，为10μm至50μm。根据本公开的示例性实施例，电介质110可以以10μm至100μm的厚度或更优选地以10μm至50μm的厚度来制备，以实现低容量电容。在图1和图2中，电介质110的第一主表面和第二主表面可对应于通过与x轴正交的y轴和z轴形成的表面。

电介质110的第一主表面的尺寸和第二主表面的尺寸可大于电介质110的至少一个端表面的尺寸。例如，电介质110的第一主表面和第二主表面可成形为如矩形，至少一个端表面可包括连接第一主表面和第二主表面的第一端表面、第二端表面、第三端表面和第四端表面，因此，电介质110可形成为如六面体。然而，在一些实施例中，电介质110的第一主表面和第二主表面可形成为诸如圆形、三角形等的各种形状。

电介质110可通过将至少一个端表面定位在电容器组件的下部(例如，电容器组件的安装表面)且将第一主表面和第二主表面定位在侧部而竖直地设置。相应地，根据本公开的示例性实施例，下面将描述的第一电极120和第二电极130可分别设置在竖直地设置的电介质110的第一主表面和第二主表面上，从而使输入端子和输出端子之间的距离最小化。

第一电极120可包括彼此面对的第一主表面和第二主表面以及连接第一电极120的第一主表面和第二主表面的至少一个端表面。第一电极120的第一主表面可设置为面对电介质110的第一主表面。

电介质110的第一主表面可设置在第一电极120的第一主表面的区域之内。因此，第一电极120的第一主表面的尺寸(例如，面积)可大于电介质110的第一主表面的尺寸。电介质110的第一主表面的边缘可与第一电极120的第一主表面的边缘分开第一参考距离，因此，电介质110可设置在第一电极120的第一主表面的区域之内。

第一电极120可包括自电介质110的第一主表面顺序设置的第一沟道层121和第一焊盘122。

第一沟道层121可通过使利用包括多晶硅和单晶硅中的至少一者的硅形成的基板掺杂p型杂质和n型杂质中的一者来形成。第一焊盘122可包括镍(ni)，并且可电连接到设置在电容器组件的在z轴方向上的下部的外部基板。

第二电极130可相对于电介质110与第一电极120对称地设置。

详细地，第二电极130可包括彼此面对的第一主表面和第二主表面以及连接第二电极130的第一主表面和第二主表面的至少一个端表面。在这种情况下，第二电极130的第一主表面可设置为面对电介质110的第二主表面。

电介质110的第二主表面可设置在第二电极130的第一主表面的区域之内。因此，第二电极130的第一主表面的尺寸(例如，面积)可大于电介质110的第二主表面的尺寸。电介质110的第二主表面的边缘可与第二电极130的第一主表面的边缘分开第二参考距离，因此，电介质110可设置在第二电极130的第一主表面的区域之内。

第二电极130可包括自电介质110的第二主表面顺序设置的第二沟道层131和第二焊盘132。

第二沟道层131可通过使利用包括多晶硅和单晶硅中的至少一者的硅形成的基板掺杂p型杂质和n型杂质中的一者来形成。第二焊盘132可包括镍(ni)，并且可电连接到设置在电容器组件的在z轴方向上的下部的外部基板。

图2是根据本公开的另一示例性实施例的电容器组件的透视图。根据图2中示出的示例性实施例的电容器组件与根据图1中示出的示例性实施例的电容器组件类似。因此，将省略其重复的描述，将就与图1中所示的电容器组件的不同之处描述图2中所示的电容器组件。

第一电极120可包括彼此面对的第一主表面和第二主表面以及连接第一电极120的第一主表面和第二主表面的至少一个端表面。第一电极120的第一主表面可设置为面对电介质110的第一主表面。

电介质110的第一主表面可设置在第一电极120的第一主表面的区域之内。因此，第一电极120的第一主表面的尺寸可大于电介质110的第一主表面的尺寸。

第一焊盘122可设置在第一沟道层121上，例如，第一焊盘122可嵌在第一沟道层121中，并使第一沟道层121中的第一焊盘122的至少一个表面暴露。

例如，第一焊盘122的至少一个表面可暴露在第一沟道层121的下部区域(即，在距第一沟道层121的下表面的阈值距离内的区域)中。第一焊盘122可通过第一电极120的第二主表面的下部区域和从第一电极120的第二主表面的下部区域延伸的至少一个端表面暴露，所述第二主表面相比第一主表面位于距电介质110较远侧。

第二电极130可相对于电介质110与第一电极120对称地设置。

第二电极130可包括彼此面对的第一主表面和第二主表面以及连接第二电极130的第一主表面和第二主表面的至少一个端表面。在这种情况下，第二电极130的第一主表面可设置为面对电介质110的第二主表面。

电介质110的第二主表面可设置在第二电极130的第一主表面的区域中。因此，第二电极130的第一主表面的尺寸可大于电介质110的第二主表面的尺寸。

第二焊盘132可设置在第二沟道层131上，例如，第二焊盘132可以以第二焊盘132的至少一个表面在第二沟道层131中暴露这样的方式嵌在第二沟道层131中。

例如，第二焊盘132的至少一个表面可暴露在第二沟道层131的下部区域中。第二焊盘132可通过第二电极130的第二主表面的下部区域和从所述第二主表面的下部区域延伸的至少一个端表面暴露，所述第二主表面相比第一主表面位于距电介质110较远侧。

图3a至图3f是示出制造根据图1中示出的示例性实施例的电容器组件的工艺的示图。

参照图3a至图3f，可以以制备第一基板121a(图3a)开始制造根据图1中示出的示例性实施例的电容器组件的工艺。第一基板121a可利用包括多晶硅和单晶硅中的至少一者的硅形成，所述硅可掺杂p型杂质和n型杂质中的一者。

可在第一基板121a的一个表面上形成介电层110a(图3b)。介电层110a可通过热氧化形成在第一基板121a上，并且例如，介电层110a可包括sio2。

可选择性地去除介电层110a的部分区域，以将介电层110a分成多个区域(图3c)。根据本公开的示例性实施例，介电层110a可通过机械切割而分成多个区域，因此，可使多个介电层110a的偏差最小化，以精确地控制介电层110a的尺寸。

可将第二基板131a的一个表面结合到被分成多个区域的介电层110a的上部(图3d)。第二基板131a的一个表面可面对介电层110a。类似于第一基板121a，第二基板131a可利用诸如多晶硅或单晶硅的半导体材料形成，所述半导体材料还可包括p型杂质和n型杂质中的一者。

可在第一基板121a和第二基板131a中的每者的另一表面中形成在堆叠方向(即，x轴方向)上凹入预定深度的凹槽，凹槽可与被分成多个区域的介电层110a对应地形成。这里，凹槽的整个区域的一部分可在堆叠方向(即，x轴方向)上与介电层110a的对应于该凹槽的整个区域的一部分的区域叠置，并且介电层110a可设置在凹槽的整个区域之内。然后，可通过镀覆在凹槽中形成第一焊盘层122a和第二焊盘层132a(图3e)。

在形成第一焊盘层122a和第二焊盘层132a之后，可通过切割(dice)来相对于第一焊盘层122a和第二焊盘层132a切割第一基板121a和第二基板131a的外侧，以使第一焊盘层122a和第二焊盘层132a的端表面暴露到外部，以制造图1中所示的多个电容器组件(图3f)，其中，切割表面可位于介电层110a的外侧。

图4a至图4f是示出制造根据图2中示出的示例性实施例的电容器组件的工艺的示图。

参照图4a至图4f，可以以制备第一基板121a(图4a)开始制造根据图2中示出的示例性实施例的电容器组件的工艺。第一基板121a可利用诸如多晶硅或单晶硅的半导体材料形成，所述半导体材料还可包括p型杂质和n型杂质中的一者。

可在第一基板121a的一个表面上形成介电层110a(图4b)。介电层110a可通过热氧化形成在第一基板121a上，并且例如，介电层110a可包括sio2。

可选择性地去除介电层110a的部分区域，以将介电层110a分成多个区域(图4c)。根据本公开的示例性实施例，介电层110a可通过机械切割而分成多个区域，因此，可使多个介电层110a的偏差最小化，以精确地控制介电层110a的尺寸。

可将第二基板131a的一个表面设置在被分成多个区域的介电层110a的上部上(图4d)。第二基板131a的一个表面可面对介电层110a。类似于第一基板121a，第二基板131a可利用诸如多晶硅或单晶硅的半导体材料形成，所述半导体材料还可包括p型杂质和n型杂质中的一者。

可在第一基板121a和第二基板131a中的每者的另一表面中形成在堆叠方向上延伸的孔，并且孔对应于被分成多个区域的介电层110a。这里，孔的整个区域的一部分可在堆叠方向上与介电层110a对应于孔的整个区域的一部分的区域叠置。然后，可通过镀覆在孔中形成第一焊盘层122a和第二焊盘层132a(图4e)。

在形成第一焊盘层122a和第二焊盘层132a之后，可通过切割来相对于第一焊盘层122a和第二焊盘层132a切割第一基板121a和第二基板131a的外侧，以使第一焊盘层122a和第二焊盘层132a的端表面暴露到外部，以制造图2中所示的多个电容器组件(图4f)，其中，切割表面可位于介电层110a的外侧。

根据本公开的示例性实施例，输入端子与输出端子之间的间距可被最小化，以实现低容量电容。

根据本公开的示例性实施例，电介质的尺寸可小于电极的尺寸，以防止电容由于随后执行的切割或结合而被改变，并且防止电介质被损坏。

虽然以上已示出并描述了示例性实施例，但对本领域的技术人员将显而易见的是，在不脱离本公开的由所附的权利要求限定的范围的情况下，可做出修改和变型。