本发明属于功率半导体技术领域，具体涉及一种肖特基二极管。
背景技术
二极管广泛应用于各类电子产品中，是一种不可或缺的电子元器件。功率二极管中应用最广泛的包括pn结二极管、肖特基二极管(sbd)、结势垒二极管(jbs)等。其中，肖特基二极管又称为肖特基势垒二极管，是基于半导体物理金属-半导体接触理论而发展起来的一类两端半导体器件，其金属和半导体之间形成电气非线性接触，具有较低的开启电压和导通压降；又因为是单极导电，无载流子存储效应，因而反向恢复时间短，开关速度很快，被广泛应用在各种高频、微波、整流、开关电源及高速电路中。但是，肖特基二极管的反向漏电流较大，温度特性较差，且传统的平面型结构容易发生表面击穿。由于肖特基二极管是单极器件，其击穿电压和正向导通压降之间也存在“硅极限”问题，即如若要提高肖特基二极管的击穿电压，则需要降低其漂移区掺杂浓度、增大漂移区的厚度，这必然会引起导通压降的增大以及正向导通损耗的增加。
技术实现要素：
鉴于上文所述，本发明针对sbd的反向击穿电压与正向导通压降之间存在矛盾关系这一技术缺陷，提供一种基于纵向纳米线阵列之间填充复合绝缘介质层的肖特基二极管，该结构中复合绝缘介质层能够在器件体内引入降低肖特基结处电场的电场峰值，实现其对纳米线体内电场的调节，使得纳米线能够很快完全耗尽，在进一步提高反向击穿电压的同时也降低了正向导通压降。
为了实现上述目的，本发明采用如下技术方案：
一种肖特基二极管，其结构包括自下而上依次设置的金属化阴极1、n+半导体衬底2、n型半导体纳米线阵列、肖特基金属5和金属化阳极6，其特征在于：所述n型半导体纳米线阵列由相互独立、互不接触的n型半导体纳米线3组成；n型半导体纳米线阵列之间填充有复合绝缘介质层4；所述复合绝缘介质层4是由至少两层绝缘介质层按照介电常数自下而上递增的规律相叠而成；所述复合绝缘介质层4的下表面与n+半导体衬底2相接触，复合绝缘介质层4和n型半导体纳米线阵列的上表面与肖特基金属5相接触。
进一步地，本发明中n型半导体纳米线3的直径为10nm～1000nm。
进一步地，本发明中n型半导体纳米线3的形状为圆柱体、立方体、六棱柱或任何可实现的几何体。
进一步地，本发明中n型半导体纳米线3排列成方形、条形、品字形、六角形或任何可实现方式的阵列。
进一步地，本发明中半导体纳米线3的材料为硅、锗硅(sige)、碳化硅(sic)、砷化镓(gaas)、氮化镓(gan)或任何合适的其他半导体材料。
相比现有技术，本发明的有益效果在于：
本发明通过在肖特基二极管的半导体纳米线的空隙间填充复合绝缘介质层，由于高低介电常数的绝缘介质层之间的接触界面可以引入电场峰值，因此通过合理调节复合绝缘介质层中接触界面的位置，进而在器件体内引入得以降低肖特基结处电场的电场峰值，使得半导体纳米线内部的电场分布更加均匀。本发明由此能够提高器件的击穿电压并可适当增大半导体纳米线的掺杂浓度以降低导通电阻、减小导通损耗，从而改善肖特基二极管击穿电压(bv)和正向导通压降之间的矛盾关系。
附图说明
图1是本发明实施例1提供的一种肖特基二极管的剖面结构示意图。
图2是本发明实施例1提供的一种肖特基二极管在加反向电压时，纳米线边缘aa’处的电场分布示意图。
图3是本发明实施例2提供的一种肖特基二极管的剖面结构示意图。
图4是本发明提供的肖特基二极管中半导体纳米线阵列的第1种排列方式示意图。
图5是本发明提供的肖特基二极管中半导体纳米线阵列的第2种排列方式示意图。
图6是本发明提供的肖特基二极管中半导体纳米线阵列的第3种排列方式示意图。
图7至图11是本发明实施例3提供的一种肖特基二极管的工艺流程制造的结构示意图。
图中，1为金属化阴极，2为n+半导体衬底，3为半导体纳米线，4为复合绝缘介质层，41为第一绝缘介质层，42为第二绝缘介质层，43为第三绝缘介质层，5为肖特基金属，6为金属化阳极。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种肖特基二极管，如图1所示，其结构包括自下而上依次设置的金属化阴极1、n+半导体衬底2、n型半导体纳米线阵列、肖特基金属5和金属化阳极6，其特征在于：所述n型半导体纳米线阵列由相互独立、互不接触的n型半导体纳米线3组成，本实施n型半导体纳米线3的直径范围为10nm～1000nm；n型半导体纳米线阵列之间设置有复合绝缘介质层4；所述复合绝缘介质层4是由第一绝缘介质层41和第二绝缘介质层42自下而上相叠而成，所述第一绝缘介质层41的介电常数小于所述第二绝缘介质层42的介电常数；所述复合绝缘介质层4的下表面与n+半导体衬底2相接触，复合绝缘介质层4和n型半导体纳米线阵列的上表面与肖特基金属5相接触。
下面结合实施例1来详述本发明的工作原理：
当器件正向导通时，肖特基二极管的电流从金属化阳极6经n型半导体纳米线3流向金属化阴极1；当施加反向偏压时，肖特基二极管的纳米线边缘aa’处的电场分布如图2所示，其中坐标轴中的虚线表示常规肖特基二极管的电场分布，实线为本发明肖特基二极管的电场分布。通过在n型半导体纳米线3之间设置复合绝缘介质层4，使得器件在反向偏压下n型半导体纳米线3中的耗尽层向金属化阴极1一侧扩展，肖特基二极管的金属化阳极6和金属化阴极1分别设置在n型半导体纳米线阵列的上下表面接触，阳极处为肖特基结。当施加电压足够大时，因为纳米线的径向尺寸很小，利用四周的绝缘介质材料对半导体体内电场的调节作用，n型半导体纳米线能够很快完全耗尽。因靠近金属化阳极6一侧的第二绝缘介质层42介电常数相较第一绝缘介质层41更高，根据高斯定理可知，靠近金属化阳极6一侧的n型半导体纳米线与第二绝缘介质层42之间的电场相较其与第一绝缘介质层41的更低，将在两种绝缘介质层接触界面处引入一个电场峰值，引入的电场峰值能使n型半导体纳米线3内部的电场分布更加均匀，有效降低肖特基结处的表面电场。因此n型半导体纳米线3的掺杂浓度可以适当升高，在实现较低正向导通压降的同时进一步提高器件的反向击穿电压。故本发明提出的一种具有复合介质层的纳米线肖特基二极管，改善了肖特基二极管的击穿电压和正向导通压降的矛盾关系，进一步减小器件的导通损耗。
实施例2：
本实施例相比实施例1的区别在于：复合绝缘介质层包括第一绝缘介质层41、第二绝缘介质层42、第三绝缘介质层43……等多个绝缘介质层，并且多个绝缘介质层的介电常数自上而下依次减小，其余结构均与实施例1相同。
本实施例由于设置了多个绝缘介质层，能够使得n型半导体纳米线内部的电场分布更加均匀，进一步改善肖特基二极管击穿电压和正向导通压降的矛盾关系，减小器件的导通损耗。
图4至图6给出了三种具有不同n型半导体纳米线形状及排列方式的肖特基二极管的三维结构示意图，为了突出纳米线结构，图中省略了肖特基金属5与金属化电极6。其中，图4中n型半导体纳米线3为圆柱体结构，呈方形阵列排列；图5中n型半导体纳米线3为圆柱体结构，呈“品字形”阵列排列；图6中n型半导体纳米线3为六棱柱结构，呈六角形阵列排列。
实施例3：
本发明提供了如实施例1所示硅纳米线肖特基二极管的制造工艺流程，主要工艺步骤如下：
步骤1：单晶硅衬底准备及半导体纳米线3生长：
如图7所示，选择n+单晶硅作为衬底材料，使用掩模版定义出n型半导体纳米线3的区域，局部暴露出单晶硅衬底表面，然后在该区域表面选择性气相外延(vpe)生长出相互独立、互不接触的n型半导体纳米线3以形成具有某种排列的半导体纳米线阵列；
步骤2：淀积第一绝缘介质层41：
如图8所示，形成n型半导体纳米线3阵列后，基于cvd技术在n型半导体纳米线3之间的空隙内淀积第一绝缘介质层41，再刻蚀多余的第一绝缘介质层41，使得第一绝缘介质层41的上表面靠近器件阳极一侧设置以保证引入的电场尖峰能够很好的调节肖特基结处电场；
步骤3：淀积第二绝缘介质层42：
如图8所示，完成第一绝缘介质层41淀积和刻蚀后，基于cvd技术继续淀积第二绝缘介质层42以填充位于n型半导体纳米线3之间的、第一绝缘介质层41之上的顶部空隙，完成淀积后再进行表面平坦化处理；
步骤4：淀积肖特基金属5：
如图10所示，在平坦化的硅及第二绝缘介质层42表面淀积肖特基金属5，所述肖特基金属优选为钛、镍、钴、铬、铂等金属或上述金属中任意几种形成的合金；
步骤5：形成金属化电极：
如图11所示，在器件正面及背面分别淀积金属层，分别作为肖特基二极管的金属化阳极6和金属化阴极1。
需要特别说明的是，本发明提供的肖特基二极管制作器件，也可用碳化硅、氮化镓、砷化镓、磷化铟或锗硅等半导体材料代替体硅；n型半导体纳米线3的生长既可采用先外延再刻蚀等自顶向下的制备方法，也可采用自组装生长等自底向上的制备方法。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。