一种绝缘栅双极晶体管及其制备方法与流程

本发明属于功率半导体技术领域，具体涉及一种绝缘栅双极晶体管及其制备方法。

背景技术

功率半导体器件是电力电子系统中的关键组成部分。随着电力电子技术在多种行业取得了十分重要的应用，功率半导体器件的性能好坏与电能转换效率的高低直接决定了电力电子系统的功耗大小和应用领域的广泛程度。其中绝缘栅场效应晶体管(igbt)结合了mosfet器件和bjt器件的优点：输入阻抗高、驱动功率小、导通压降低、开关速度快、电压阻断能力强、热稳定性好。在中、大功率的电力电子设备有十分重要的应用。所以igbt的导通压降和电压阻断能力显得尤为重要。

图1为传统沟槽栅igbt的半元胞结构示意图。器件在正向导通时，由于基区对漂移区少数载流子的抽取作用，使得漂移区内电导调制效应较弱，正向导通压降较高；并且，由于漂移区内载流子浓度分布不够优化，器件的关断速度慢，在使用中会造成较大的关断损耗，器件的导通压降与关断损耗折中特性较差；同时由于槽栅拐角处的电场集中效应，导致此处栅介质层的电场强度较高，极易造成栅介质层的击穿。因此，提高栅介质层耐压能力，改善载流子分布特性以使其具有更低的导通压降和开关损耗的igbt是势在必行的，也是本领域技术人员亟待解决的技术问题。

目前，硅基功率半导体器件的技术已经接近成熟，研究人员对硅基器件的相关机理也研究得十分深入，硅基的功率pin二极管、功率双级结型晶体管(bjt)、功率mosfet和绝缘栅场效应管(igbt)等多种主要器件的结构的性能均已接近硅材料的理论极限，很难通过对硅基功率器件的结构设计与优化达到性能上的大幅提升。而碳化硅(sic)和氮化镓(gan)等宽禁带半导体材料，在材料性能上更为优越，能够对功率器件的性能有较大提升。碳化硅材料是目前器件制造工艺最成熟的第三代半导体材料的典型代表，相较与硅材料，它的迁移率、热导率、禁带宽度等材料特性均有较高提升，能够在高温、大功率、抗辐射等领域有广泛的应用。也正是因为碳化硅具有如此优异的特性，使得技术人员在运用以碳化硅为代表的宽禁带半导体材料制作如图1所示的器件的结构时，期望半导体材料能够使器件具有高的临界击穿电场，结合上文可知，随着新一代半导体材料的研究和应用在不断发展，对于沟槽型igbt的栅介质层可靠性也提出了更高的要求。因此为了促进新一代半导体材料的应用，对功率半导体器件进行改进是十分必要的。

技术实现要素：

鉴于现有技术的需求，本发明提供一种绝缘栅双极晶体管，通过在传统沟槽型igbt器件的基区下方引入用以屏蔽漂移区与栅介质层之间电场的埋层并包围栅介质层以及在基区上表面形成肖特基接触金属，在不影响阈值电压的情况下，降低器件的正向导通压降，进一步优化了正向导通压降与关断损耗之间的折中的同时削弱了栅介质层所承受的电场强度，提高了栅介质层的可靠性。此外，本发明还提供上述绝缘栅双极晶体管的制备方法，制作工艺与现有工艺兼容性强，操作简单可控，有利于实现大规模生产。

本发明采用如下技术方案实现：

本发明提供一种绝缘栅双极晶体管，包括自下而上依次设置的金属化集电极10、第二导电类型半导体集电区9、第一导电类型半导体缓冲层8和第一导电类型半导体漂移区7；第一导电类型半导体漂移区7的顶层设置有沟槽栅结构；沟槽栅结构包括第一栅电极1和设置在第一栅电极1侧壁和底壁的第一栅介质层2；沟槽栅结构的两侧设置有第二导电类型半导体基区6；第二导电类型半导体基区6的顶层设置与沟槽栅结构接触的第一导电类型半导体发射区3；其特征在于：第一导电类型半导体发射区3的上表面设置有第一金属电极4；第二导电类型半导体基区6的上表面设置有第二金属电极5，且第二导电类型半导体基区6与第二金属化电极5形成肖特基接触；第二导电类型半导体基区6的下方设置有第二导电类型半导体埋层一11，第二导电类型半导体埋层一11将第二导电类型半导体基区6和第一导电类型半导体漂移区7分隔且向沟槽栅结构一侧延伸以包裹沟槽栅结构底部拐角；第二导电类型半导体埋层一11的掺杂浓度不大于第二导电类型半导体基区6的掺杂浓度；第一栅电极1连接栅电位，第一金属电极4和第二金属电极5均连接发射极电位，金属化集电极10连接集电极电位。

进一步的是，本发明中第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体；或者第一导电类型半导体为p型半导体，第二导电类型半导体为n型半导体。

进一步的是，本发明中第二导电类型半导体基区6和第二金属化电极5之间还设置有第二导电类型半导体层22，所述第二导电类型半导体层22的掺杂浓度大于第二导电类型半导体基区6的掺杂浓度，并且第二导电类型半导体层22与第二金属电极5形成肖特基接触。

进一步的是，本发明中第二导电类型半导体基区6和第二导电类型半导体埋层一11之间还设置有第一导电类型半导体阻挡层12，所述第一导电类型半导体阻挡层12的掺杂浓度大于第一导电类型半导体漂移区7的掺杂浓度。

进一步的是，本发明中第二导电类型半导体基区6的下方还具有与第二导电类型半导体埋层一11并排设置的第二导电类型半导体埋层二13，且第二导电类型半导体埋层二13远离沟槽栅结构一侧设置；第二导电类型半导体埋层二13的掺杂浓度大于第二导电类型半导体埋层一11的掺杂浓度。

进一步的是，本发明中第二金属化电极5向下延伸形成沟槽型第二金属化电极5，使得第二金属化电极5的侧面和底面均与第二导电类型半导体基区6形成肖特基接触；而设置在沟槽型第二金属化电极5上方的第一金属化电极4与第一导电类型半导体发射区3形成欧姆接触。

进一步的是，本发明中器件顶层还具有对称设置在第一沟槽栅结构两侧的第二栅电极14以及设置在第二栅电极14侧壁和底壁的第二栅介质层15；所述第二栅电极14通过第二栅介质层15与第二导电类型半导体基区6和第二导电类型半导体埋层一11隔离；第二栅电极14和第二栅介质层15的上表面设置有与第一金属化电极4共接发射极电位的第二金属化电极5。第二金属化电极5也可以向下延伸形成沟槽型第二金属化电极5，使得第二金属化电极5的侧面和底面均与第二导电类型半导体基区6形成肖特基接触；而设置在沟槽型第二金属化电极5上方的第一金属化电极4与第一导电类型半导体发射区3形成欧姆接触。

进一步的的是，本发明中第二栅电极14的内部还设置有与第二栅电极14掺杂类型相反的第三栅电极16以形成pn结；所述第三栅电极16的上表面设置有第三金属化电极17，第一金属电极4和第三金属化电极17连接发射极电位，第二金属化电极5的电位浮空。

进一步的是，本发明器件顶层相对第二导电类型半导体埋层一11的另一侧设置有沿器件纵向剖面呈现“l”型延伸至沟槽栅结构底部下方区域的第二导电类型半导体shield层18；所述第二导电类型半导体shield层18的掺杂浓度不小于第二导电类型半导体基区6的掺杂浓度；所述第二导电类型半导体shield层18的深度不小于第二导电类型半导体埋层一11的深度；所述第二导电类型半导体shield层18的电位浮空。

进一步的是，本发明沟槽栅结构中还设置第四栅电极20，所述第四栅电极20靠近第二导电类型半导体shield层18一侧设置；所述第四栅电极20连接发射极电位，第二导电类型半导体shield层18。

进一步的是，第二导电类型半导体shield层18替换为第二导电类型半导体埋层三111以及设置在第二导电类型半导体埋层三111上表面的第二导电类型半导体基区61；所述第二导电类型半导体基区61的电位浮空。

进一步的是，本发明中第二导电类型半导体基区61的上表面还具有第一导电类型半导体发射区31，所述第一导电类型半导体发射区31的电位浮空。

进一步的是，本发明中第二导电类型半导体shield层18的上表面设置有第四金属化电极19，第四金属化电极19与第二导电类型半导体shield层18形成肖特基接触，并且第四金属化电极19与第二导电类型半导体shield层18形成肖特基接触的势垒高度不小于第二金属化电极5与第二导电类型半导体基区6形成肖特基接触的势垒高度；所述第四金属化电极19连接发射极电位。

进一步的是，本发明中所述半导体的材料为碳化硅、氮化镓、三氧化二镓或硅。

进一步的是，本发明中第一金属电极4、第二金属电极5、第三金属电极17、第四金属电极19的材料可以相同，也可以不同。

本发明还提供一种碳化硅igbt器件的制作方法，其特征在于，包括以下步骤：

第一步：在第一导电类型半导体衬底的上表面形成第二导电类型半导体集电区；

第二步：在第二导电类型半导体集电区的上表面形成第一导电类型半导体缓冲层；

第三步：在第一导电类型半导体缓冲层的上层表面形成第一导电类型半导体漂移区；

第四步：采用光刻和离子注入工艺，在第一导电类型半导体漂移区的顶层形成第二导电类型半导体埋层；

第五步：在第二导电类型半导体埋层一上形成第二导电类型半导体基区；

第六步：在第二导电类型半导体基区的顶层一侧形成第一导电类型半导体发射区；

第七步：采用多次刻蚀和沟槽底部的倒角工艺形成沟槽；然后在沟槽内壁形成介质层和淀积栅导电材料形成沟槽栅结构；

第八步：在第一导电类型半导体发射区上表面形成第一金属化电极，在第二导电类型半导体基区上表面形成第二金属化电极；

第九步：对器件表面进行平坦化、并减薄器件背部至第二导电类型半导体集电区，然后在背面形成金属化集电极；至此完成器件的制作。

本发明的设计初衷详述如下：

本发明提出的一种基于肖特基金属电极和电荷屏蔽埋层的碳化硅igbt器件，所述肖特基金属电极与基区形成肖特基接触，当器件正向导通时因肖特基接触的存在，使得与其接触的基区电位比肖特基金属电极高，这样提高了基区的电位，为少数载流子在基区的流动创造了阻挡势垒；阻挡了基区对少数载流子的抽取，阻碍了少数载流子的流通，使漂移区电导调制电荷增加，增强了电导调制效应，降低了器件的正向导通压降，同时改善了载流子浓度的分布并优化了正向导通压降与关断损耗之间的折中。器件正向阻断时，本发明引入的用以屏蔽电荷的埋层以下简称为电荷屏蔽埋层与漂移区的电荷在栅介质层的电场线方向相反，同时电荷屏蔽埋层降低了栅电容，从而削弱栅介质层的电场强度，从而降低在耐压时栅介质层上承受的电场，改善器件的栅介质层击穿现象和长期工作可靠性问题；进一步可通过沟槽底部倒角，用圆角结构代替传统结构中多晶硅栅电极和栅介质层的尖角结构，来实现有效降低电荷的积累，减少栅介质层电场，提高器件的栅介质层耐压和可靠性。同时，延伸到沟槽底部的电荷屏蔽埋层引入的附加mos沟道会导致器件阈值电压的增加和jfet效应，使器件导通时的沟道电阻增加，使导通压降和开关损耗增加；与传统结构相比，肖特基金属电极的存在可以通过背栅效应使器件的阈值电压减小，同时通过采用掺杂浓度不大于基区的埋层以及通过大倒角半径的沟槽结构制备获得在沟槽底部、侧壁和倒角处具有均匀厚度的介质层，使附加mos沟道的阈值电压不大于基区处器件的阈值电压，从而改善电荷屏蔽埋层引入附加mos沟道对器件阈值电压的影响；同时本发明结构不需要p型屏蔽层完全包裹栅介质层，通过优化埋层的设置，使其包裹一部分就能提供足够的屏蔽电荷，这样在减少对阈值电压影响的情况下抑制了p型屏蔽层引入的额外jfet效应，降低了器件导通时沟道电阻，减小了导通压降和开关损耗，提高了器件的可靠性。

相比现有技术，本发明的有益效果是：

与现有技术相比，本发明的有益效果为：在不影响阈值电压等参数的条件下，降低了器件的导通压降，改善了载流子分布，优化了导通压降与关断损耗的折中特性，避免了栅介质层的击穿和高场下的退化，提高了器件的击穿电压和长期工作可靠性。

附图说明

图1是传统沟槽型igbt器件的结构示意图。

图2是本发明实施例提供的igbt器件的结构示意图。

图3是本发明实施例提供的igbt器件的结构示意图。

图4是本发明实施例提供的igbt器件的结构示意图。

图5是本发明实施例提供的igbt器件的结构示意图。

图6是本发明实施例提供的igbt器件的结构示意图。

图7是本发明实施例提供的igbt器件的结构示意图。

图8是本发明实施例提供的igbt器件的结构示意图。

图9是本发明实施例提供的igbt器件的结构示意图。

图10是本发明实施例提供的igbt器件的结构示意图。

图11是本发明实施例提供的igbt器件的结构示意图。

图12是本发明实施例提供的igbt器件的结构示意图。

图13是本发明实施例提供的igbt器件的结构示意图。

图14是本发明实施例提供的igbt器件的结构示意图。

图15是本发明实施例提供的igbt器件制作方法在外延形成n型漂移区7后的结构示意图。

图16是本发明实施例提供的igbt器件制作方法在外延形成p型埋层11后的结构示意图。

图17是本发明实施例提供的igbt器件制作方法在外延形成p型基区6后的结构示意图。

图18是本发明实施例提供的igbt器件制作方法形成n+发射区3后的结构示意图。

图19是本发明实施例提供的igbt器件制作方法器件在表面刻蚀形成沟槽后的结构示意图。

图20是本发明实施例提供的igbt器件制作方法在通过热氧化或淀积方式形成栅介质层后的结构示意图。

图21是本发明实施例提供的igbt器件制作方法通过淀积和刻蚀工艺形成多晶硅栅电极后的结构示意图。

图22是本发明实施例提供的igbt器件制作方法通过淀积和刻蚀工艺形成第一金属化电极和第二金属化电极后的结构示意图。

图23是本发明实施例提供的igbt器件制作方法形成金属化集电极后的结构示意图。

图1至图23中：

图1至图3中：1是多晶硅栅电极，2是第一栅介质层，3是n+发射区，4是第一金属化电极，5是第二金属化电极，6是p型基区，7是n型漂移区，8是n型缓冲层，9是p型集电区，10是金属化集电极，11是第一p型埋层，12是n型阻挡层，13是第二p型埋层，14是第二多晶硅电极，15是第二栅介质层，16是第三多晶硅电极，17是第三金属化电极，18是p型shield层，19是第四金属化电极，20是第四多晶硅电极，21是p型接触区，31是n+发射区，61是p型基区，111是第三p型埋层。

具体实施方式

为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。

实施例1；

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图2所示，包括自下而上依次设置的金属化集电极10、p型集电区9、n型缓冲层8和n型漂移区7；n型漂移区7的顶层设置有沟槽栅结构；沟槽栅结构包括第一栅电极1和设置在第一栅电极1侧壁和底壁的第一栅介质层2；沟槽栅结构的两侧设置有p型基区6；p型基区6的顶层设置与沟槽栅结构接触的n+发射区3；其特征在于：n+发射区3的上表面设置有第一金属电极4；p型基区6的上表面设置有第二金属电极5，且p型基区6与第二金属化电极5形成肖特基接触；p型基区6的下方设置有p型埋层一11，p型埋层一11将p型基区6和n型漂移区7分隔且向沟槽栅结构一侧延伸以包裹沟槽栅结构底部拐角；p型埋层一11的掺杂浓度不大于p型基区6的掺杂浓度；第一栅电极1连接栅电位，第一金属电极4和第二金属电极5均连接发射极电位，金属化集电极10连接集电极电位。

本实施例所用半导体材料为碳化硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中第一金属化电极4、第二金属化电极5、金属化集电极10的厚度均为1～6μm，p型集电区9的掺杂浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3，深度为1～2μm；n型缓冲层8的掺杂浓度为5×10¹⁶cm^-3～5×10¹⁷cm^-3，深度为5～10μm；n型漂移区7的掺杂浓度为2×10¹⁴cm^-3～2×10¹⁶cm^-3，深度为60～150μm；p型基区6掺杂浓度为3×10¹⁶cm^-3～2×10¹⁷cm^-3，深度为1.5～2.5μm；n+发射区3的掺杂浓度为5×10¹⁸cm^-3～1×10²⁰cm^-3，深度为0.3～0.5μm；第一p型埋层11的掺杂浓度为3×10¹⁴cm^-3～5×10¹⁶cm^-3，深度为1～2μm，向槽栅一侧延伸0.2～0.5μm；栅介质层厚度为20～100nm；多晶硅栅的深度为1.5～2.5μm，宽度为1～1.5μm。

实施例2：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图3所示，在实施例1的基础上，所述p型基区6和第一p型埋层11之间还具有一层n型阻挡层12，所述n型阻挡层12的浓度大于n型漂移区7的浓度。

与实施例1相比，n型阻挡层12与第一p型埋层11存在势垒，所起到的作用是进一步阻挡空穴的移动，调节漂移区内的载流子分布，增强电导调制效应从而降低器件的正向导通压降，改善正向导通与关断损耗折中；同时n型阻挡层能够减少p型埋层的电荷对阈值电压的影响。

实施例3：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图4所示，本实施例将实施例1中的p型埋层11设计为第一p型埋层11和第二p型埋层13两部分，所述第二p型埋层13的浓度大于第一p型埋层11的浓度，第二p型埋层13掺杂浓度为3×10¹⁶cm^-3～2×10¹⁷cm^-3。

与实施例1相比，在不影响阈值和jfet效应的情况下阻断态时高浓度第二p型埋层13提供的额外正电荷可以进一步提高对栅介质层电场的屏蔽作用；高浓度第二p型埋层13能够降低正向导通时的p型埋层的电阻，进而降低器件正向导通电压，减小导通损耗；而减小了空穴电流在p型基区6中形成的压降，能够进一步抑制器件可能的动态闩锁。

实施例4：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图5所示，在实施例3的基础上，器件的z方向，所述第一p型埋层11和第二p型埋层13在p型基区6和栅介质层2下部的部分区域。在元胞z方向长度为5～10um时，第一p型埋层11和第二p型埋层13沿z方向延伸至4um～9um。

与实施例3相比，在器件的z方向，第一p型埋层11和第二p型埋层13仅在p型基区6和栅介质层2下部的部分区域，此时第一p型埋层11和第二p型埋层13的电荷足够对栅介质层提供电荷屏蔽作用，减少p型埋层所覆盖的区域能够改善由于电荷屏蔽埋层引入而产生的附加mos沟道对器件阈值电压的影响。

实施例5：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图6所示，在实施例3的基础上，第二金属化电极5下部的p型基区6中形成了沟槽结构，第二金属化电极5与p型基区6形成肖特基接触，其上的第一金属化电极4与n+发射区3在侧壁和表面形成欧姆接触。

与实施例3相比，本实施例减小了p型基区6中形成的寄生电阻，减小了空穴电流在p型基区6中形成的压降，进一步抑制了器件可能的动态闩锁，改善了器件的大电流关断能力。

实施例6：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图7所示，在实施例1的基础上，器件表面的多晶硅电极还可以是第二多晶硅电极14，所述第二多晶硅电极14通过第二栅介质层15与p型基区6在侧壁相连，所述第二多晶硅电极14表面与第二金属化电极5相连，所述第一金属化电极4和第二金属化电极5均连接发射极电位。

与实施例1相比，本实施例引入的第二多晶硅电极14结构可以进一步降低器件的栅极电容、减小器件的饱和电流，改善短路安全工作区。

实施例7：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图8所示，在实施例6的基础上，第二金属化电极5下部的p型基区6和第二多晶硅电极14中还可以形成沟槽结构，第二金属化电极5与p型基区6形成肖特基接触；其上的第一金属化电极4与n+发射区3在侧壁和表面形成欧姆接触。

与实施例6相比，本实施例减小了p型基区6中形成的寄生电阻，减小了空穴电流在p型基区6中形成的压降，进一步抑制了器件可能的动态闩锁，改善了器件的大电流关断能力。

实施例8：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图9所示，第二多晶硅电极14中还具有第三多晶硅电极16，所述第二多晶硅电极14和第三多晶硅电极16具有不同的掺杂类型，形成pn结；所述第二金属化电极5与p型基区6形成肖特基接触，与第二多晶硅电极14形成欧姆接触；在第三多晶硅电极16表面还具有第三金属化电极17，所述第一金属化电极4和第三金属化电极17均连接发射极电位，所述第二金属化电极5电位浮空。

与实施例6相比，本实施例在空穴电流的回路上进一步增加了由第二多晶硅电极14和第三多晶硅电极16形成的正偏或反偏pn结，进一步增大了空穴势垒，进一步改善了器件的性能。

实施例9：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图10所示，在实施例1的基础上，沟槽栅结构相对p型基区6的另一侧还具有p型shield层18，所述p型shield层18位于第一栅介质层2的侧壁和下方；所述p型shield层18的浓度不小于p型基区6的浓度，所述p型shield层18的深度不小于第一p型埋层11的深度，所述p型shield层18的电位浮空。

与实施例1相比，本实施例可以通过浮空的p型shield层18进一步降低器件的栅极电容、减小器件的饱和电流，改善短路安全工作区，并通过高浓度的深p型shield层进一步屏蔽栅电场，提高器件栅介质层的耐压，改善栅介质层的可靠性。

实施例10：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图11所示，在实施例9的基础上，所述p型shield层18的表面还具有第四金属化电极19，所述p型shield层18与第四金属化电极19形成肖特基接触，形成的所述肖特基接触势垒高度大于等于所述第二金属化电极5与p型基区6形成的肖特基接触的势垒高度，所述第四金属化电极19连接发射极电位。

与实施例9相比，本实施例p型shield层18与第四金属化电极19形成的肖特基接触在导通时不影响器件的电导调制效应，在器件关断提供空穴通路，改善器件的大电流关断能力和关断可靠性。

实施例11：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图12所示，在实施例9的基础上，沟槽栅结构中还具有第四多晶硅电极20，所述第四多晶硅电极20位于p型shield层18一侧；所述第四多晶硅电极20连接发射极电位，所述p型shield层18的电位浮空。

与实施例9相比，本实施例进一步降低器件的栅极电容，并减小由p型shield层18带来的栅极负微分电容效应，改善器件的emi和开态损耗的折中特性。

实施例12：

本实施例提供一种绝缘栅双极晶体管，在实施例11的基础上，所述p型shield层18的表面还具有第四金属化电极19，所述p型shield层18与第四金属化电极19形成肖特基接触，形成的所述肖特基接触势垒高度大于等于所述第二金属化发射极5与p型基区6形成的肖特基接触的势垒高度，所述第四金属化电极19连接发射极电位。

与实施例11相比，本实施例p型shield层18与第四金属化电极19形成的肖特基接触在导通时不影响器件的电导调制效应，在器件关断提供空穴通路，改善器件的大电流关断能力和关断可靠性。

实施例13：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图13所示，在实施例11的基础上，p型shield层18还可以由第三p型埋层111和其上的p型基区61所替代，所述p型基区61电位浮空。第三p型埋层111与第一p型埋层11采用同一步工艺形成，p型基区61与p型基区6采用同一步工艺形成。

与实施例11相比，在获得相同器件特性的基础上简化了工艺，降低了成本。

实施例14：

本实施例提供一种绝缘栅双极晶体管，在实施例13的基础上，所述p型基区61的表面还具有第四金属化电极19，所述p型基区61与第四金属化电极19形成肖特基接触，所述第四金属化电极18连接发射极电位。

与实施例13相比，本实施例p型shield层18与第四金属化电极19形成的肖特基接触在导通时不影响器件的电导调制效应，在器件关断提供空穴通路，改善器件的大电流关断能力和关断可靠性。

实施例15：

本实施例提供一种绝缘栅双极晶体管，其元胞结构如图14所示，在实施例13的基础上,所述p型基区61的表面还具有n+发射区31，所述n+发射区31电位浮空。n+发射区31与n+发射区3采用同一步工艺形成。

与实施例13相比，在获得相同器件特性的基础上降低了n+发射区3的工艺制备难度，提高了产品良率，降低了成本。

进一步的是，本发明中所述p型基区6和第二金属化电极5之间还可以具有一层p型区22，所述p型区22的浓度大于p型基区6的浓度，所述p型区22和第二金属化电极5形成肖特基接触。

实施例16：

本实施例提供一种碳化硅igbt器件的制作方法，包括以下步骤：

第一步：采用外延工艺，在n型衬底上层制得掺杂浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3，深度为1～2μm的p型集电区9；

第二步：采用外延工艺，在p型集电区9的上层外延制得掺杂浓度为5×10¹⁶cm-3～5×10¹⁷cm^-3，深度为5～10μm的n型缓冲层8；

第三步：采用外延工艺，在n型缓冲层8上层外延制得掺杂浓度为2×10¹⁴cm^-3～2×10¹⁶cm^-3，深度为60～150μm的n型漂移区7，如图15所示；

第四步：采用光刻和离子注入工艺，在350℃～600℃下，在n型漂移区7上层注入硼离子或铝离子，制得掺杂浓度为3×10¹⁴cm^-3～2×10¹⁶cm^-3，深度为1～2μm，向槽栅一侧延伸0.2～0.5μm的p型埋层11，通过高温退火激活上述注入的杂质，如图16所示；

第五步：采用淀积工艺，在p型埋层11上制得掺杂浓度为3×10¹⁶cm^-3～2×10¹⁷cm^-3，深度为1.5～2.5μm的p型基区6，如图17所示；

第六步：采用离子注入工艺，在400℃～600℃下，在p型基区6上表面注入磷离子，制得掺杂浓度为5×10¹⁸cm^-3～1×10²⁰cm^-3，深度为0.3～0.5μm的n+发射区3，通过高温退火激活上述注入的杂质，如图18所示；

第七步：采用多次刻蚀工艺和沟槽底部的倒角工艺，在n+发射区一侧制得深度为1.5～2.5μm，宽度为0.5-1.5μm的沟槽，沟槽底部具有大的倒角半径，如图19所示；

第八步：采用热氧化或者淀积工艺，在第七步制得的沟槽区的底部和侧壁生成厚度为20～100nm的栅介质层2，如图20所示；

第九步：采用淀积和刻蚀工艺，在第八步制得的栅介质层2的上表面淀积一层n型多晶硅材料，刻蚀去除多余n型多晶硅材料，在沟槽区中形成被栅介质层2包围的多晶硅栅1，如图21所示；

第十步：采用淀积和刻蚀工艺，在器件表面淀积一层金属层，刻蚀完成后，在n+发射区3表面制得厚度为1～6μm的第一金属化发射极4，再通过同样步骤在p型体区表面制得厚度为1～6μm的第二金属化发射极5，如图22所示；

第十一步：采用化学机械平坦化、淀积和刻蚀工艺，在化学机械平坦化减薄器件背部至p型集电区后，通过淀积一层金属制得厚度为1～6μm的金属化集电极10，通过刻蚀多余金属，最终制得碳化硅igbt器件，如图23所示。

根据本领域技术人员常识可知：所述碳化硅材料还可以用氮化镓、三氧化二镓、金刚石等宽禁带材料代替；本发明不仅适用于n沟道igbt结构，也适用于p沟道igbt结构，仅需将n型和p型材料的导电类型进行互换；本发明的栅介质材料不局限于二氧化硅，还包括：氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等高k介质材料；本发明中所述表面金属化电极材料可以相同，也可以不同。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。