本发明涉及半导体技术领域，尤其涉及一种三维存储器。
背景技术：
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
在3D NAND闪存结构中，包括存储阵列结构，所述存储阵列结构包括对多层堆叠结构。随着堆叠结构复合介质薄膜层数的不断增加，极高深宽比沟道在小的沟道孔的(CH)的关键尺寸(CD)背景下，沟道孔内形成功能侧壁越发困难。此外，由于传统的后栅法需要在磷酸湿法去除假栅SiN后，先沉积TiN薄膜和高K介质薄膜再填金属栅极W，这会在一定程度上削减填充金属栅极的空间，增加形成金属栅极的工艺难度。
技术实现要素：
本发明所要解决的技术问题是，提供一种三维存储器，提高形成的三维存储器的性能。
本发明的技术方案还提供一种三维存储器，包括：存储堆叠结构，所述存储堆叠结构包括交替堆叠的控制栅极和绝缘层；沟道孔结构，贯穿所述存储堆叠结构；所述控制栅极的宽度小于绝缘层的宽度，使得相邻绝缘层之间具有凹槽，部分所述沟道孔结构位于所述凹槽内。
可选的，还包括：栅介质层，位于所述控制栅极端部与所述沟道孔结构之间，至少覆盖所述控制栅极的端部与所述沟道孔结构相对的侧壁表面。
可选的，所述控制栅极的宽度小于绝缘层的宽度，使得相邻绝缘层之间具有凹槽，所述凹槽底部为控制栅极的端面；所述栅介质层至少覆盖所述凹槽的底部表面。
可选的，所述栅介质层还覆盖围绕沟道孔结构的绝缘层的侧壁表面。
可选的，所述沟道孔结构形成于沟道孔内，包括：至少部分位于所述凹槽内的电荷阻挡层；覆盖所述沟道孔侧壁以及电荷阻挡层表面的电荷捕获层、覆盖所述电荷捕获层的隧穿层以及覆盖所述隧穿层的沟道层；位于所述沟道层表面且填充满所述沟道孔的沟道介质层。
可选的，所述控制栅极包括栅极、以及位于所述栅极与绝缘层、栅极与栅介质层之间的扩散阻挡层。
可选的，所述存储堆叠结构包括核心区域和围绕所述核心区域的台阶区域，所述台阶区域暴露出每一层控制栅极的端部；所述台阶区域上覆盖有介质层。
可选的，还包括贯穿所述介质层至各层控制栅极端部表面的接触部。
可选的，还包括贯穿所述存储堆叠结构的阵列共源极。
可选的，所述三维存储器为3D NAND存储器。
本发明的三维存储器的沟道孔结构的扩散阻挡层形成于相邻绝缘层之间的凹槽内，不占据沟道孔内空间，可以降低在沟道孔内形成沟道孔结构的难度，提高沟道孔结构的质量，进而提高三维存储器的性能；还可以降低沟道孔的尺寸以进一步可以提高三维存储器的集成度。
进一步，所述三维存储器的栅介质层仅形成于控制栅极的端面与沟道孔结构之间，不占用控制栅极的形成空间，从而降低在相邻绝缘层之间形成控制栅极的难度，提高控制栅极的质量，进而提高存储器的性能。
附图说明
图1至图8为本发明一具体实施方式的三维存储器的形成过程的结构示意图；
图9至图11为本发明一具体实施方式的三维存储器的形成过程的结构示意图；
图12为本发明一具体实施方式的三维存储器的结构示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其形成方法的具体实施方式做详细说明。
现有的三维存储器的形成过程中，在衬底表面形成堆叠结构之后，需要刻蚀所述堆叠结构形成沟道孔，然后在所述沟道孔内壁表面形成功能材料层，然后刻蚀所述功能材料层暴露出沟道孔底部的衬底。
发明人发现，随着存储器的集成度越来越高，沟道孔的关键尺寸过小时，会导致沟道孔底部形成的功能材料层无法被打开。
在沟道孔内形成沟道孔结构之后，再去除牺牲层，在堆叠结构的绝缘层之间形成开口，并在开口内壁表面先形成栅介质层，然后再形成填充开口的控制栅极。发明人进一步发现，所述栅介质层只有位于控制栅极端面与沟道孔结构之间的部分栅介质层能起到作用，意味着其余位置处的栅介质层为多余的部分，会占据开口内的空间，给控制栅极的填充带来困难。
并且，由于栅介质层在去除牺牲层之后沉积，那么在存储结构的台阶区域的控制栅极表面也会覆盖有栅介质层。在后续形成台阶区上的接触孔时，由于接触孔的刻蚀需要贯穿栅介质层停止在控制栅极表面，这样会增加接触孔的刻蚀选择比的难度。
针对上述问题，发明人提出一种新的三维存储器的形成方法，具体请参考图1至图8为一具体实施方式的三维存储器的形成过程的结构示意图。
请参考图1，提供衬底100，所述衬底100表面形成有堆叠结构110，所述堆叠结构110包括沿垂直衬底100表面方向交替堆叠的牺牲层112和绝缘层111；形成贯穿所述堆叠结构110的沟道孔130。
所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体材料作为所述衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。
所述堆叠结构110包括沿垂直衬底100表面方向相互堆叠的绝缘层111和牺牲层112。在一个具体实施方式中，所述绝缘层111的材料为氧化硅，所述牺牲层112的材料为氮化硅；在其他具体实施方式中，所述绝缘层111和牺牲层112的还可以采用其他合适的材料。
在其他具体实施方式中，所述堆叠结构110顶部还可以具有盖帽层(图中未示出)，用于保护所述堆叠结构110，也可以作为刻蚀堆叠结构110形成沟道孔130的掩膜层。
通过干法刻蚀工艺刻蚀所述堆叠结构110至衬底100表面，形成沟道孔130。该具体实施方式中，所述沟道孔130具有垂直侧壁。在其他具体实施方式中，所述沟道孔130也可以具有倾斜侧壁。可以通过调整刻蚀工艺参数或者采用高深宽比刻蚀工艺等，调整所述沟道孔130侧壁的倾斜度。
该具体实施方式中，在形成所述沟道孔130之后，还包括：在所述沟道孔130底部的衬底100表面形成外延半导体层(图中未示出)。在其他具体实施方式中，也可以在后续步骤中，形成位于沟道孔130底部的外延半导体层。
请参考图2，为图1中局部结构20的放大示意图，后续流程将在图2的基础上继续进行描述。
请参考图3，沿所述沟道孔130侧壁对所述牺牲层112进行回刻蚀，形成位于相邻绝缘层111之间的凹槽301。
可以采用干法刻蚀工艺对所述牺牲层112进行回刻蚀，在高压环境下，选择对所述牺牲层112具有较高刻蚀选择性的刻蚀气体进行刻蚀。在一个具体实施方式中，所述干法刻蚀工艺采用的刻蚀气体包括CH3F和CH2F2，刻蚀气体流量为80sccm～120sccm，压强为25mtorr～35mtorr，偏置电压为800V～1500V。
通过控制刻蚀过程的工艺参数，可以对所述凹槽301的深度进行精确控制。在该具体实施方式中，所述凹槽201的深度为后续待形成的栅介质层以及沟道孔结构中的电荷阻挡层的厚度之和。
请参考图4，形成覆盖所述沟道孔130以及所述凹槽301内壁表面的栅介质层401。
由于所述沟道孔130的深度较大，为了提高所述栅介质层401的台阶覆盖性能，该具体实施方式中，采用原子层沉积工艺形成所述栅介质层401。并且，采用原子层沉积工艺能够准确控制形成的栅介质层401的厚度。
所述栅介质层401的材料可以为氧化硅、氮氧化硅等绝缘材料。较佳的，所述栅介质层401的材料可以为氧化铪、氧化铝、氧化锆以及氧化镧等高K介电材料中的至少一种。该具体实施方式中，所述栅介质层401不仅覆盖所述沟道孔130的内壁表面，还覆盖所述绝缘层111之间的凹槽301的内壁表面。
在另一具体实施方式中，还可以进一步通过刻蚀工艺去除位于所述沟道孔130侧壁及底部表面的栅介质层，仅保留位于所述凹槽301内壁表面的栅介质层401，从而避免所述栅介质层401占据所述沟道孔130内的空间。
请参考图5，形成覆盖所述沟道孔130内壁表面以及填充满所述凹槽301的电荷阻挡材料层501。
可以采用原子层沉积工艺形成所述电荷阻挡材料层501，以便准确控制所述阻挡材料层501的厚度。在其他具体实施方式中，也可以采用化学气相沉积或其他工艺形成所述电荷阻挡材料层501。
该具体实施方式中，所述电荷阻挡材料层501的材料为氧化硅。所述电荷阻挡材料层501覆盖所述栅介质层401且填充满所述凹槽301(请参考图4)。
请参考图6，去除位于所述沟道孔130内壁表面的电荷阻挡材料层501(请参考图5)，保留凹槽301(请参考图4)内的阻挡材料层作为电荷阻挡层601。
去除所述沟道孔130侧壁以及底部表面的电荷阻挡材料层，可以避免所述电荷阻挡材料层占据所述沟道孔130内部的空间。在所述沟道孔130的特征尺寸一定的情况下，所述电荷阻挡层601形成于所述绝缘层111之间的凹槽301内，不占据沟道孔130内的空间，从而降低后续在所述沟道孔130内形成其他材料层以及进行刻蚀工艺的难度。
可以采用干法刻蚀工艺对所述电荷阻挡材料层501进行刻蚀，通过控制刻蚀工艺参数，例如采用较低的偏置功率等，使得干法刻蚀具有各向同性，从而能够同时去除位于所述沟道孔130侧壁以及底部表面的电荷阻挡材料层，在凹槽301内保留电荷阻挡层601。该具体实施方式中，刻蚀所述电荷阻挡材料层501采用的刻蚀气体包括C4F8和CO，刻蚀气体流量为60sccm～120sccm，压强为35mtorr～45mtorr，偏置电压为800V～1500V。
在其他具体实施方式中，也可以通过湿法刻蚀工艺对所述电荷阻挡材料层501进行刻蚀。
在其他具体实施方式中，也可以保留所述沟道孔130内壁表面的电荷阻挡材料层501，不执行图6所示的步骤，以减少工艺步骤。
请参考图7，在所述沟道孔130内依次形成覆盖所述沟道孔侧壁以及电荷阻挡层601表面的电荷捕获层602、覆盖所述电荷捕获层602的隧穿层603以及覆盖所述隧穿层603的沟道层604；在所述沟道层604表面形成填充满所述沟道孔的沟道介质层605。
该具体实施方式中，可以在形成所述电荷阻挡层601之后，首先在所述沟道孔130底部的衬底表面形成外延半导体层，然后再形成所述电荷捕获层602、隧穿层603、沟道层604以及沟道介质层605。
所述电荷捕获层602、隧穿层603以及沟道层604的形成方法包括：在所述沟道孔内壁表面依次形成电荷捕获材料层、隧穿材料层以及沟道材料之后，刻蚀位于所述沟道孔底部的电荷捕获材料层、隧穿材料层以及沟道材料层，暴露出所述沟道孔底部的外延半导体层表面；然后再形成覆盖所述外延半导体层表面的沟道材料层，使得所述沟道层与所述外延半导体层131连接；再形成填充满所述沟道孔130的沟道介质层605。
在其他具体实施方式中，所述电荷捕获层602、隧穿层603以及沟道层604的形成方法还可以包括：在所述沟道孔侧壁表面依次形成电荷捕获材料层、隧穿材料层，刻蚀所述沟道孔底部的电荷捕获材料层、隧穿材料层暴露出外延半导体层，形成位于沟道孔侧壁表面的电荷捕获层602和隧穿层603，然后形成覆盖所述隧穿层603及外延半导体层131表面的沟道层604；再形成填充满所述沟道孔130的沟道介质层605。
该具体实施方式中，所述三维存储器的沟道孔结构包括：电荷阻挡层601、电荷捕获层602、隧穿层603、沟道层604以及沟道介质层605。
由于所述电荷阻挡层601位于绝缘层111之间的凹槽内，不占据所述沟道孔130的内部空间，因此，可以降低形成上述电荷捕获层602、隧穿层603以及沟道层604时的沉积步骤以及刻蚀步骤的难度，有利于提高形成的沟道孔结构的性能。
请参考图8，去除所述牺牲层112，形成位于相邻绝缘层111之间的开口；形成填充所述开口的控制栅极800。
在一个具体实施方式中，首先形成贯穿所述堆叠结构的栅线隔槽；然后沿所述栅线隔槽侧壁，采用湿法刻蚀工艺去除所述牺牲层112(请参考图7)。
所述控制栅极800包括覆盖所述开口内壁表面的扩散阻挡层801以及位于所述扩散阻挡层801表面填充满所述开口的栅极802。在其他具体实施方式中个，所述控制栅极800也可以仅包括所述栅极802。
所述扩散阻挡层801的材料为TiN、TaN、Ti或TiW中的至少一种，能够阻挡所述栅极802的材料向外扩散。可以通过原子层沉积工艺形成所述扩散阻挡层801，以便精确控制所述扩散阻挡层801的厚度，并且使得所述扩散阻挡层801具有较高的台阶覆盖性。
所述栅极802的材料为多晶硅、铝、铜或钨中的至少一种。可以采用原子层沉积工艺或化学气相沉积工艺等形成所述栅极802。
该具体实施方式中，所述扩散阻挡层801的材料为TiN，采用原子层沉积工艺形成所述扩散阻挡层801；所述栅极802的材料为W，采用化学气相沉积工艺形成所述栅极802。
由于该具体实施方式中，在去除牺牲层112形成开口之后，无需再在所述开口内形成栅介质层，因此所述扩散阻挡层801和栅极802能够占据整个开口空间；因此，能够降低形成所述扩散阻挡层801和栅极802的难度。
所述栅介质层401位于所述控制栅极800和沟道孔结构之间，作为存储单元的栅介质层。
请参考图12，在本发明的另一具体实施方式中，可以在形成所述凹槽301(请参考图3)之后，直接在所述凹槽301内形成所述电荷阻挡层601，而无需形成所述栅介质层401；后续在去除所述牺牲层112，形成位于相邻绝缘层111之间的开口之后，首先在所述开口的内壁表面形成栅介质层401'，然后再在所述栅介质层401'表面形成填充所述开口的控制栅极800。该具体实施方式中，无需改变栅介质层401'的形成工艺和步骤，易于工艺实现，可进一步提高沟道孔130内形成沟道孔结构的空间。
上述三维存储器的形成方法在形成沟道孔之后，对沟道孔侧壁的牺牲层进行回刻蚀形成凹槽，再在凹槽内壁表面形成栅介质层，然后再形成沟道孔结构，后续无需在去除牺牲层形成的开口内再形成栅介质层，从而可以提高在所述开口内形成控制栅极的空间，降低形成所述控制栅极的难度。
进一步的，还可以将沟道孔结构的电荷阻挡层形成于所述凹槽内，从而使得所述电荷阻挡层不占据沟道孔空间，提高形成沟道孔结构其他材料层的空间，降低形成所述沟道孔结构的难度。
在三维存储器的形成过程中，所述堆叠结构包括核心区域和围绕所述核心区域的台阶区域，上述图1至图8均仅示出了所述堆叠结构的核心区域处结构。
请参考图9至图11为本发明另一具体实施方式的三维存储器的形成过程的结构示意图。
请参考图9，为所述堆叠结构的台阶区域处的结构示意图。所述台阶区域暴露出每一层牺牲层212的端部；所述衬底100表面还形成有覆盖所述台阶区域的介质层900。
请参考图10，去除所述牺牲层112并形成控制栅极800之后，形成贯穿所述介质层900至控制栅极800端部表面的接触孔901。
该具体实施方式中，所控制栅极800包括栅极802以及覆盖所述栅极802的扩散阻挡层801。由于所述控制栅极800表面仅覆盖有所述介质层900，因此形成所述接触孔901的过程中，仅需要刻蚀所述介质层900，因此，仅需要选择使所述介质层900与控制栅极800具有较高选择比的刻蚀工艺即可，可以降低刻蚀所述接触孔901的难度。
请参考图11，在所述接触孔901内形成接触部902。
在所述接触孔901内填充金属材料，形成接触部902，所述接触部902与所述扩散阻挡层801和栅极802形成电连接。
本发明的具体实施方式中，还提供一种三维存储器。
请参考图8，为本发明一具体实施方式的三维存储器的结构示意图。
所述三维存储器，包括：存储堆叠结构，所述存储堆叠结构包括交替堆叠的控制栅极800和绝缘层111；沟道孔结构，贯穿所述存储堆叠结构；栅介质层，位于所述沟道孔结构侧壁和所述控制栅极800之间，至少覆盖所述控制栅极800端部与所述沟道孔结构相对的侧壁表面。
图8中仅示出了三维存储器的存储堆叠结构的局部示意图。实际的三维存储器包括多层交替堆叠的控制栅极800和绝缘层111，例如可以为28层、64层或128层等，所述存储堆叠结构形成于一衬底表面。图8中，未示出所述衬底。
所述控制栅极800包括：栅极802、以及位于所述栅极802与绝缘层111、栅介质层401之间的扩散阻挡层801。
所述扩散阻挡层801的材料为TiN、TaN、Ti或TiW中的至少一种，能够阻挡所述栅极802的材料向外扩散。所述栅极802的材料为多晶硅、铝、铜或钨中的至少一种。
所述绝缘层111作为相邻控制栅极800之间的隔离层，可以为氧化硅层或氮化硅层等绝缘介质材料层。
所述栅介质层401的材料包括氧化硅、氮氧化硅等绝缘材料；较佳的，所述栅介质层401的材料可以为氧化铪、氧化铝、氧化锆以及氧化镧等高K介电材料中的至少一种。
所述沟道孔结构形成于沟道孔内，包括：电荷阻挡层601、电荷捕获层602、隧穿层603、沟道层604以及填充满沟道孔的沟道介质层605。
所述栅介质层401位于所述控制栅极800的端面和沟道孔结构之间，作为存储单元的栅介质层。由于所述扩散阻挡层801与绝缘层111之间未形成栅介质层，因此，可以提高相邻绝缘层111之间形成控制栅极的空间，也提高存储器的集成度。
该具体实施方式中，所述控制栅极800的横向宽度小于绝缘层111的横向宽度，使得相邻绝缘层111之间具有凹槽，所述凹槽底部为控制栅极800朝向沟道孔结构的端面，即所述扩散阻挡层801朝向沟道孔结构的表面；所述栅介质层401覆盖所述凹槽的内壁表面。该具体实施方式中，所述栅介质层401不仅覆盖凹槽的内部表面还覆盖所述绝缘层111的侧壁表面。在其他具体实施方式中，所述栅介质层401仅覆盖所述凹槽的内壁表面，可以进一步提高形成沟道孔结构的空间。
该具体实施方式中，所述沟道孔结构的电荷阻挡层601位于所述凹槽内。由于所述电荷阻挡层601位于绝缘层111之间的凹槽内，不占据所述沟道孔103的内部空间，因此，可以降低形成上述电荷捕获层602、隧穿层603以及沟道层604时的沉积步骤以及刻蚀步骤的难度，有利于提高形成的沟道孔结构的性能。在其他具体实施方式中，所述电荷阻挡层601还可以覆盖沟道孔的侧壁。
该具体实施方式中，所述电荷捕获层602覆盖所述沟道孔侧壁以及电荷阻挡层601，所述隧穿层603覆盖所述电荷捕获层602，所述沟道层604覆盖所述隧穿层603；所述电荷阻挡层601、电荷捕获层602、隧穿层603、沟道层604覆盖沟道孔的侧壁，暴露出沟道孔底部的衬底表面；所述沟道介质层605位于所述沟道层604表面且填充满所述沟道孔。
请参考图11，为本发明另一具体实施方式的三维存储器的结构示意图。
该具体实施方式中，所述三维存储器的堆叠结构包括核心区域和围绕所述核心区域的台阶区域。上述图11中示出了所述三维存储器的台阶区域的结构示意图。
所述存储堆叠结构形成于衬底100表面，所述台阶区域暴露出每一层控制栅极800的端部；所述存储堆叠结构表面具有覆盖所述台阶区域的介质层900，所述介质层900位于所述控制栅极800的端部表面。
所述介质层内900具有贯穿所述介质层900至各控制栅极800端部表面的接触部902。该具体实施方式中，所述接触部902贯穿所述介质层900至扩散阻挡层801表面，与所述控制栅极800形成电连接。形成所述接触部902的过程中，需要刻蚀所述介质层900形成贯穿至介质层900的接触孔，再在接触孔内填充导电材料形成接触部902。由于所述控制栅极800表面仅覆盖有所述介质层900，因此在形成接触孔时，仅需要刻蚀所述介质层900，可以降低形成所述接触孔的难度，从而提高最终形成的接触部902与控制栅极800之间的电连接性能。
请参考图12，在本发明的另一具体实施方式中，绝缘层111之间的凹槽内仅形成有电荷阻挡层601。栅介质层401’位于控制栅极800与所述绝缘层111、电荷阻挡层601之间。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。