包括栅电极的三维半导体装置的制作方法

本发明构思总体上涉及一种半导体装置，更具体地，涉及一种包括栅电极的三维半导体装置。

背景技术：

已经开发了包括在垂直于半导体基底的表面的方向上堆叠的栅电极的半导体装置。为了获得高度集成的半导体装置，已经增加了堆叠的栅电极的数量。这样，随着在垂直于半导体基底的表面的方向上堆叠的栅电极的数量已逐渐增加，栅极形成工艺的难度也已逐渐增加，因此会发生不期望的缺陷。

技术实现要素：

本发明构思的一些实施例提供了一种三维半导体装置，所述三维半导体装置包括：主分离结构，设置在基底上，并在平行于基底的表面的第一方向上延伸；栅电极，设置在主分离结构之间；第一次级分离结构，穿透位于主分离结构之间的栅电极，并且包括具有彼此相对的端部的第一线性部分和第二线性部分；第二次级分离结构，设置在第一次级分离结构与主分离结构之间且穿透栅电极。第二次级分离结构在第二线性部分和主分离结构之间具有彼此相对的端部。

本发明构思的另一实施例提供了一种三维半导体装置，所述三维半导体装置包括：主分离结构，横跨基底的存储器单元阵列区域和连接区域；栅电极，包括垫(pad，或称为“焊盘”或“焊垫”)区，顺序堆叠在存储器单元阵列区域上并延伸到连接区域，以在连接区域中以阶梯的方式布置在主分离结构之间；第一次级分离结构，穿透主分离结构之间的栅电极；第二次级分离结构，设置在第一次级分离结构和主分离结构之间并穿透栅电极。第一次级分离结构包括在横跨存储器单元阵列区域的同时延伸到连接区域的第一线性部分以及设置在连接区域上并且具有与连接区域中的第一线性部分相对的端部的第二线性部分。第二次级分离结构在连接区域中具有彼此相对的端部。

本发明构思的又一实施例提供了一种三维半导体装置，所述三维半导体装置包括：基底，包括存储器单元阵列区域和与存储器单元阵列区域相邻的连接区域；栅电极，在存储器单元阵列区域中在垂直于基底的表面的方向上堆叠，并延伸到连接区域；主分离结构，穿透栅电极，同时横跨存储器单元阵列区域和连接区域；第一次级分离结构，包括第一线性部分和第二线性部分，在主分离结构之间穿透栅电极，并且在连接区域中具有相对的端部；第二次级分离结构，位于第一次级分离结构的两侧上，并在第一次级分离结构和主分离结构之间穿透栅电极。第二次级分离结构在连接区域中具有彼此间隔开同时彼此相对的端部。每个第二次级分离结构的长度短于第一次级分离结构的第一线性部分和第二线性部分中的每个线性部分的长度。

附图说明

通过下面结合附图的详细描述，将更清楚地理解本公开的以上和其它方面、特征、和优点，在附图中：

图1是根据本发明构思的一些实施例的三维半导体装置的示意性框图。

图2是根据本发明构思的一些实施例的三维半导体装置的存储器单元阵列区域的示例的电路图。

图3是根据本发明构思的一些实施例的三维半导体装置的示例的平面图。

图4和图5是根据本发明构思的一些实施例的三维半导体装置的示例中的图3的部分的放大的平面图。

图6是沿图5的线i-i'截取的区域的剖面。

图7是沿图5的线ii-ii'截取的区域的剖面。

图8提供了根据本发明构思的一些实施例的三维半导体装置的示例中的图4和图5的部分'b1'和'b2'的放大的平面图。

图9a提供了沿图8的线iii-iii'和iv-iv'截取的区域的剖面。

图9b提供了沿图8的线v-v'和vi-vi'截取的区域的剖面。

图9c是沿图8的线vii-vii'截取的区域的剖面。

图10是根据本发明构思的一些实施例的三维半导体装置的栅电极的示例的透视图。

图11是根据本发明构思的一些实施例的三维半导体装置的栅电极的修改的示例的透视图。

图12提供了在根据本发明构思的一些实施例的三维半导体装置的修改的示例中的图4和图5的部分'b1'和'b2'的放大的平面图。

图13a提供了沿图12的线iii-iii'和iv-iv'截取的区域的剖面。

图13b提供了沿图12的线v-v'和vi-vi'截取的区域的剖面。

图13c是沿图12的线vii-vii'截取的区域的剖面。

图14提供了在根据本发明构思的一些实施例的三维半导体装置的另一修改的示例中的图4和图5的部分'b1'和'b2'的放大的平面图。

图15提供了在根据本发明构思的一些实施例的三维半导体装置的另一修改的示例中的图4和图5的部分'b1'和'b2'的放大的平面图。

图16是根据本发明构思的一些实施例的三维半导体装置的栅电极的另一修改的透视图。

图17是根据本发明构思的一些实施例的三维半导体装置的另一修改的平面图。

图18a至图22b是示出根据本发明构思的一些实施例的三维半导体装置的制造中的工艺步骤的剖面。

具体实施方式

在下文中，将参照附图更充分的描述各种示例实施例，在附图中示出了一些示例实施例。然而，本发明构思可以以许多不同的形式来实现，并且不应该被理解为受限于这里阐述的示例实施例。相反，提供这些示例实施例使得本描述将是彻底的和完整的，并将向本领域的技术人员充分地传达本发明构思的范围。在附图中，为了清晰起见会夸大层和区域的尺寸和相对尺寸。

将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的标号始终指示同样的元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。

将理解的是，尽管在这里可使用术语第一、第二、第三、第四等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被命名为第二元件、第二组件、第二区域、第二层或第二部分。

出于易于描述的目的，在这里可使用诸如“在……下面”、“在……下方”、“下”、“在……上方”和“上”等的空间相对术语来描述如附图中所示的一个元件或特征与另一(其它)元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为在其它元件或特征“下方”或“下面”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。装置可以被另外定位(旋转90度或者在其它方位)，并相应地解释这里使用的空间相对描述语。

这里使用的术语仅是为了描述具体示例实施例的目的，而不意图对本发明构思进行限制。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种/者)”和“所述(该)”也意图包括复数形式。还将理解的是，术语“包含”和/或“包括”用在本说明书中时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

这里参照作为理想示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，将预期出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例实施例不应该被理解为受限于这里示出的区域的具体形状，而将包括例如由制造导致的形状上的偏差。例如，示出为矩形的注入区域在其边缘将通常具有倒圆或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在附图中示出的区域实际上是示意性的，它们的形状不意图示出装置的区域的实际形状并且不意图对本发明构思的范围进行限制。

除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或过于形式化的含义来解释。

将参照图1描述根据本发明构思的一些实施例的三维半导体装置的示例。图1是根据一些实施例的半导体装置的示意性框图。

参照图1，三维半导体装置1可以包括存储器单元阵列区域ma、行解码器3、页缓冲器4、列解码器5和控制电路6。存储器单元阵列区域ma可以包括存储器块blk。

存储器单元阵列区域ma可以包括以多行和多列布置的存储器单元。包括在存储器单元阵列区域ma中的存储器单元可以通过字线wl、至少一条共源极线csl、串选择线ssl或至少一条地选择线gsl等电连接到行解码器3，并且可以通过位线bl电连接到页缓冲器4和列解码器5。

在一些实施例中，在存储器单元之中，布置在单个行中的存储器单元可以连接到单条字线wl，布置在单个列中的存储器单元可以连接到单条位线bl。

行解码器3可以公共地连接到存储器块blk，并且可以响应于块选择信号向选择的存储器块blk的字线wl提供驱动信号。例如，行解码器3可以从外部接收地址信息addr，可以对接收的地址信息addr进行解码，并且可以确定供应到与存储器块blk电连接的字线wl、共源极线csl、串选择线ssl和地选择线gsl中的至少一部分的电压。

页缓冲器4可以通过位线bl电连接到存储器单元阵列区域ma。页缓冲器4可以连接到通过由列解码器5解码的地址选择的位线bl。页缓冲器4可以根据操作模式临时存储将要存储在存储器单元中的数据，或者可以感测存储器单元中存储的数据。例如，页缓冲器4可以在编程操作模式下作为写入驱动器电路来操作，并且可以在读操作模式下作为感测放大器电路来操作。页缓冲器4可以从控制逻辑接收电力(例如，电压或电流)，并且可以向所选择的位线bl提供接收的电力。

列解码器5可以在页缓冲器4和外部装置(例如，存储器控制器)之间提供数据传输路径。列解码器5可以对外部输入地址进行解码以选择位线bl中的一条。

列解码器5可以公共地连接到存储器块blk，并且可以向由块选择信号选择的存储器块blk的位线bl提供数据信息。

控制电路6可以控制三维半导体装置1的总体操作。控制电路6可以接收控制信号和外部电压，并且可以响应于接收的控制信号进行操作。控制电路6可以包括使用外部电压生成内部操作所需要的电压(例如，编程电压、读取电压或擦除电压等)的电压生成器。控制电路6可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。

参照图2，下面将描述上面参照图1描述的三维半导体装置(见图1中的1)的存储器单元阵列区域(见图1的ma)中的电路的示例。图2是存储器单元阵列区域(见图1的ma)的示例的电路图。

参照图2，存储器单元阵列区域(见图1的ma)可以包括：存储器串s，包括彼此串联连接的存储器单元mc以及分别串联连接到存储器单元mc的两端的地选择晶体管gst和串选择晶体管sst。彼此串联连接的存储器单元mc可以分别连接到选择存储器单元mc的字线wl。

地选择晶体管gst的栅极端子可以连接到地选择线gsl，其源极端子可以连接到共源极线csl。串选择晶体管sst的栅极端子可以连接到串选择线ssl，其源极端子可以连接到存储器单元mc的漏极端子。

尽管图2示出了一个地选择晶体管gst和一个串选择晶体管sst分别连接到彼此串联连接的存储器单元mc的结构，但是在与其不同的方式中，多个地选择晶体管gst或多个串选择晶体管sst可以连接到存储器单元mc。

在一些实施例中，第一虚设线dl1可以设置在字线wl之中的最下面的字线wl与地选择线gsl之间，第二虚设线dl2可以设置在字线wl之中的最上面的字线wl与串选择线ssl之间。第一虚设线dl1可以被设置为一条或多条虚设线，第二虚设线dl2可以被设置为一条或多条虚设线。

串选择晶体管sst的漏极端子可以连接到位线bl。例如，当信号经由串选择线ssl施加到串选择晶体管sst的栅极端子时，经由位线bl施加的信号可以传输到彼此串联连接的存储器单元mc，因此，可以执行数据读取和写入操作。此外，当经由基底施加预定的擦除电压时，也可以执行擦除写入到存储器单元mc的数据的擦除操作。

根据一些实施例的三维半导体装置可以包括至少一个虚设串ds。虚设串ds可以是包括与位线bl电隔离的虚设沟道的串。

在下文中，将参考图3和图4描述根据一些实施例的三维半导体装置的示例。图3是根据一些实施例的三维半导体装置的存储器单元阵列区域的示例的平面图，图4是根据一些实施例的三维半导体装置的示例的平面图，该平面图作为图3的部分'a'的放大图。

参照图3和图4，存储器块blk可以设置在存储器单元阵列区域ma上。连接区域ia可以设置在存储器单元阵列区域ma的至少一侧上。例如，连接区域ia可以设置在存储器单元阵列区域ma的彼此相对的两侧上。

在一些实施例中，存储器单元阵列区域ma可以是设置有存储器单元(见图2的mc)的区域，连接区域ia可以是这样的区域：设置有栅电极的与接触插塞接触以向串选择线(见图2的ssl)、字线(见图2的wl)和/或地选择线(见图2的gsl)施加电信号或电压的垫(pad，或称为“焊盘”或“焊垫”)区域。存储器块blk可以设置在横跨存储器单元阵列区域ma和连接区域ia的主分离结构ms之间。存储器块blk可以分别设置在彼此相邻的一对主分离结构ms之间。因此，一个存储器块blk可以设置在彼此相邻的一对主分离结构ms之间。

在下文中，将主要描述设置在彼此相邻的一对主分离结构ms之间的构造。

多个次级分离结构可以设置在主分离结构ms之间。主分离结构ms可以具有在第一方向x上延伸的线性形状。多个次级分离结构可以分别具有在第一方向x上延伸的线性形状或条形形状。多个次级分离结构可以分别具有线性形状或条形形状，所述线性形状或条形形状具有短于每个主分离结构ms的长度的长度。

多个次级分离结构可以包括第一次级分离结构ss1和第二次级分离结构ss2。

第一次级分离结构ss1可以包括第一线性部分ss1a和第二线性部分ss1b，第一线性部分ss1a和第二线性部分ss1b在彼此间隔开的同时具有彼此相对的端部。

第一次级分离结构ss1的第一线性部分ss1a可以横跨存储器单元阵列区域ma并延伸到连接区域ia的一部分，第一次级分离结构ss1的第二线性部分ss1b可以设置在连接区域ia中并且可以具有与第一线性部分ss1a的端部相对的端部。

第二次级分离结构ss2可以设置在第一次级分离结构ss1和主分离结构ms之间。第二次级分离结构ss2可以被设置为具有线性形状或条形形状的多个结构以在长度方向上(例如，在第一方向x上)布置，并且可以彼此间隔开。在第一方向x上，每个第二次级分离结构ss2的长度可以比第一次级分离结构ss1的第一线性部分ss1a和第二线性部分ss1b中的每个的长度短。

在一些实施例中，第二次级分离结构ss2可以设置在第一次级分离结构ss1的第二线性部分ss1b与主分离结构ms之间。在第一次级分离结构ss1的第二线性部分ss1b与主分离结构ms之间，第二次级分离结构ss2可以具有彼此相对的端部。第二次级分离结构ss2的彼此相对的端部可以在第一方向x上布置。

各种类型的构成元件以及第一次级分离结构ss1和第二次级分离结构ss2可以设置在主分离结构ms之间。将参照图5、图6、图7、图8、图9a、图9b和图9c描述包括主分离结构ms与第一次级分离结构ss1和第二次级分离结构ss2的三维半导体装置的示例。图5是在根据一些实施例的三维半导体装置的示例中的图3的部分'a'的放大的平面图。图6是沿图5的线i-i'截取的区域的剖面。图7是沿图5的线ii-ii'截取的区域的剖面。图8示出了图4和图5的部分'b1'和'b2'的放大的平面图。图9a提供了沿图8的线iii-iii'和iv-iv'截取的区域的剖面，图9b提供了沿图8的线v-v'和vi-vi'截取的区域的剖面，图9c是沿图8的线vii-vii'截取的区域的剖面。

参照图5至图8、图9a、图9b和图9c，如上面参照图3和图4描述的主分离结构ms与第一次级分离结构ss1和第二次级分离结构ss2可以设置在基底103上。

基底103可以是可以由诸如硅等的半导体材料形成的半导体基底。基底103可以是体硅基底或soi基底。

主分离结构ms与第一次级分离结构ss1和第二次级分离结构ss2可以具有在第一方向x上延伸的线性形状，以平行于基底103的表面103s。

栅电极ge可以设置在基底103上并且位于主分离结构ms之间。栅电极ge可以由导电材料形成，导电材料包括掺杂的多晶硅、诸如tin的金属氮化物、诸如wsi、tisi、tasi等的金属硅化物以及诸如w的金属中的至少一种。掺杂的多晶硅可以是包括诸如p或as等的n型杂质或诸如b等的p型杂质的多晶硅。

栅电极ge可以在存储器单元阵列区域ma上在垂直于基底103的表面103s的方向z上顺序地堆叠以彼此间隔开，同时延伸到连接区域ia的上部。栅电极ge可以通过层间绝缘层106彼此间隔开，同时在垂直于基底103的表面103s的方向z上布置。层间绝缘层106之中的最下面的层间绝缘层可以插置在栅电极ge之中的最下面的栅电极与基底103之间。

栅电极ge可以包括一个或多个下栅电极ge_g和ge_d1、设置在一个或多个下栅电极ge_g和ge_d1上方的多个中间栅电极ge_w以及设置在多个中间栅电极ge_w上方的一个或多个上栅电极ge_s和ge_d2。

在一些实施例中，一个或多个下栅电极ge_g和ge_d1可以设置为多个栅电极。可以设置下选择栅电极ge_g以及设置在下选择栅电极ge_g上方的一个或多个下虚设栅电极ge_d1作为多个下栅电极ge_g和ge_d1。下选择栅电极ge_g可以是上面参照图1和图2描述的地选择线(见图1和图2的gsl)。

多个中间栅电极ge_w可以是参照图1和图2描述的字线。

在一些实施例中，一个或多个上栅电极ge_s和ge_d2可以设置为多个栅电极。在多个上栅电极ge_s和ge_d2中，最上面的上栅电极和/或第二上面的上栅电极可以是上选择栅电极ge_s，设置在上选择栅电极ge_s与多个中间栅电极ge_w之间的一个或多个上栅电极可以是上虚设栅电极ge_d2。上选择栅电极ge_s可以是上面参照图1和图2描述的串选择线(见图1和图2的ssl)。

在第一次级分离结构ss1中，第一线性部分ss1a可以横贯上选择栅电极ge_s，第二线性部分ss1b可以与上选择栅电极ge_s间隔开。在一些实施例中，第二次级分离结构ss2可以与上选择栅电极ge_s间隔开。

在连接区域ia上，浮置虚设栅电极ge_f可以设置为与上栅电极ge_s和ge_d2的一部分相对，同时设置在多个中间栅电极ge_w的上方。浮置虚设栅电极ge_f可以由与栅电极ge的材料相同的材料形成。浮置虚设栅电极ge_f可以包括以阶梯方式布置的浮置垫(pad，或称为“焊盘”或“焊垫”)区域pf，在阶梯方式中，浮置垫区域pf在朝向上栅电极ge_s和ge_d2的方向上顺序地降低。浮置虚设栅电极ge_f可以与存储器单元阵列区域ma间隔开。

栅电极ge可以设置在主分离结构ms之间。主分离结构ms可以穿透栅电极ge同时横贯栅电极ge。栅电极ge可以被主分离结构ms之间的第一次级分离结构ss1和第二次级分离结构ss2穿透。

主分离结构ms与第一次级分离结构ss1和第二次级分离结构ss2可以均包括导电图案180和覆盖导电图案180的侧面的绝缘间隔件176。绝缘间隔件176可以由诸如氧化硅或氮化硅等的绝缘材料形成。绝缘间隔件176可以使得导电图案180和栅电极ge彼此间隔开。导电图案180可以由导电材料形成，导电材料包括掺杂的多晶硅、诸如氮化钛等的金属氮化物以及诸如钨等的金属中的至少一种。在一些实施例中，导电图案180可以被称为源极接触插塞。

杂质区域178可以设置在基底103中且在主分离结构ms与第一次级分离结构ss1和第二次级分离结构ss2下方。杂质区域178可以形成上面参照图1和图2描述的共源极线(见图1和图2的csl)。杂质区域178可以具有n型导电性，基底103的与杂质区域178相邻的部分可以具有p型导电性。

绝缘线性图案isp可以设置为横贯上选择栅电极ge_s，同时在主分离结构ms与第一次级分离结构ss1和第二次级分离结构ss2的长度方向上(例如，在第一方向x上)分离上选择栅电极ge_s。绝缘线性图案isp可以设置为高于多个中间栅电极ge_w的水平。绝缘线性图案isp的端部可以与第二次级分离结构ss2的端部相对。绝缘线性图案isp可以由氧化硅形成。在一些实施例中，绝缘线性图案的isp可以具有在第一方向x上延伸的线性形状，并且可以插置在第一次级分离结构ss1的第一线性部分ss1a和主分离结构ms之间。在一些实施例中，第二次级分离结构ss2可以与上选择栅电极ge_s间隔开。

栅电极ge可以包括在连接区域ia上三维布置的垫区域。这样，由于垫区域以三维方式布置，所以半导体装置可以高度集成。

上选择栅电极ge_s可以包括上选择垫区域ps，上虚设栅电极ge_d2可以包括上虚设垫区域pd2。上选择垫区域ps和上虚设垫区域pd2可以形成上栅电极ge_s和ge_d2的上垫区域ps和pd2。

如图6中所示，上垫区域ps和pd2可以以在第一方向x上远离存储器单元阵列区域ma顺序降低这样的方式布置，并且如图9a中所示，可以布置为在垂直于第一方向x的第二方向y上位于同一水平处。第一方向x和第二方向y可以平行于基底103的表面103s。

在下栅电极ge_g和ge_d1中，下选择栅电极ge_g可以包括下选择垫区域pg，下虚设栅电极ge_d1可以包括下虚设垫区域pd1。

浮置虚设栅电极ge_f可以包括浮置虚设垫区域pf。浮置虚设垫区域pf可以以阶梯方式布置，以在朝向存储器单元阵列区域ma的方向上降低。多个中间栅电极ge_w可以包括中间垫区域pw。中间垫区域pw可以以阶梯方式布置，以具有其中中间垫区域在第一方向上从存储器单元阵列区域ma到连接区域ia降低的第一阶梯，并且以具有在垂直于第一方向x的第二方向y上顺序降低的比第一阶梯低的第二阶梯。

当在平面图中看时，如图8中所示，中间垫区域pw之间的第一边界pb1可以在第一方向x上布置，并且可以基本平行于第二方向y，并且中间垫区域pw之间的第二边界pb2可以在第二方向y上布置，并且可以基本平行于第一方向x。

垂直结构vs可以设置在基底103上。垂直结构vs可以包括垂直存储器单元结构vsc和垂直虚设结构vsd。垂直结构vs可以穿透栅电极ge。

在一些实施例中，第一绝缘层132、第二绝缘层163和第三绝缘层181可以设置为在基底103上顺序堆叠同时覆盖栅电极ge。垂直结构vs可以穿透栅电极ge，同时穿透第一绝缘层132。主分离结构ms和第一次级分离结构ss1和第二次级分离结构ss2可以穿透栅电极ge，同时穿透第一绝缘层132和第二绝缘层163。主分离结构ms的上表面与第一次级分离结构ss1的上表面和第二次级分离结构ss2的上表面可以被定位为高于垂直结构vs的上表面的水平。

垂直存储器单元结构vsc可以设置在存储器单元阵列区域ma上。垂直虚设结构vsd的一部分可以在存储器单元阵列区域ma上穿透绝缘图案isp，垂直虚设结构vsd的其余部分可以在连接区域ia上设置在主分离结构ms之间。存储器单元阵列区域ma上的垂直结构vs的布局密度可以高于连接区域ia上的垂直结构vs的布局密度。即，存储器单元阵列区域ma上的垂直结构vs的设置密度可以高于连接区域ia上的垂直结构vs的设置密度。垂直存储器单元结构vsc的设置密度可以高于垂直虚设结构vsd的设置密度。

在一些实施例中，连接区域ia上的垂直虚设结构vsd可以穿透垫区域。

每个垂直结构vs可以包括半导体图案145、芯图案157、垫图案160、沟道半导体层154和第一栅极电介质151。第二栅极电介质169可以设置为在垂直存储器单元结构vsc与栅电极ge之间延伸，同时设置在栅电极ge的上表面和下表面上。

半导体图案145可以与基底103接触。在一些实施例中，半导体图案145可以是可通过seg工艺形成的外延材料层。

芯图案157可以设置在半导体图案145上，并且可以由例如氧化硅等的绝缘层形成。垫图案160可以设置在芯图案157上。垫图案160可以由具有n型导电性的多晶硅形成，并且可以设置为漏极区域。垫图案160可以设置在高于栅电极ge的水平的水平上。

沟道半导体层154可以在垂直于基底103的表面103s的方向z上延伸，同时与半导体图案145接触。沟道半导体层154可以覆盖芯图案157的侧面，并且可以与垫图案160接触。沟道半导体层154可以穿透栅电极ge的中间栅电极ge_w以及上栅电极ge_s和ge_d2，中间栅电极ge_w可以包括字线(见图1和图2的wl)，上栅电极ge_s和ge_d2可以包括串选择线(见图1和图2的ssl)。沟道半导体层154可以包括多晶硅层。

第一栅极电介质151可以设置在沟道半导体层154和栅电极ge之间，同时覆盖沟道半导体层154的外侧。

第一栅极电介质151和第二栅极电介质169中的一个可以包括可存储信息的层。例如，第一栅极电介质151可以包括可存储信息的层；然而，本发明构思的实施例不限于此。例如，第二栅极电介质169可以包括可存储信息的层。下面将描述其中第一栅极电介质151具有可在其中存储信息的层的示例。

第一栅极电介质151可以包括隧道电介质层148、数据存储层147和阻挡电介质层146。数据存储层147可以设置在隧道电介质层148和阻挡电介质层146之间。隧道电介质层148可以与沟道半导体层154相邻，并且阻挡电介质层146可以与栅电极ge相邻。

隧道电介质层148可以包括氧化硅和/或掺杂杂质的氧化硅。阻挡电介质层146可以包括氧化硅和/或高k电介质。

数据存储层147可以插置在沟道半导体层154与栅电极ge的中间栅电极ge_w之间，并且可以是诸如闪存装置等的非易失性存储器装置中存储信息的层。例如，根据诸如闪存装置等的非易失性存储器装置的操作条件，数据存储层147可以由能够捕获从沟道半导体层154经由隧道电介质层148注入的电子以保留被捕获的电子的材料或者能够从数据存储层147擦除被捕获的电子的材料形成(例如，可以由氮化硅形成)。第二栅极电介质169可以包括高k电介质，例如，alo等。

数据存储层147可以在与栅电极ge之中的对应于字线(见图1和图2的wl)的中间栅电极ge_w相对的区域中存储信息。在垂直存储器单元结构vsc之中的一个单元垂直结构内的数据存储层147中，存储信息的区域可以在垂直于基底103的表面的方向上布置，并且可以被定义为存储器单元(见图2的mc)。因此，垂直存储器单元结构vsc可以构成上面参照图2描述的存储器串(见图2的s)，垂直虚设结构vsd可以构成上面参照图2描述的虚设串(见图2的ds)。

位线接触插塞182可以设置在垂直存储器单元结构vsc上。

接触插塞184可以设置在栅电极ge的垫区域上。接触插塞184可以包括与下选择栅电极ge_g的下选择垫区域pg电连接的下选择接触插塞184g、与多个中间栅电极ge_w的中间垫区域pw电连接的中间接触插塞184w、与上选择栅电极ge_s的上选择垫区域ps电连接的上选择接触插塞184s以及位于下虚设垫区域pd1和上虚设垫区域pd2以及浮置垫区域pf上的虚设接触插塞184d。

参照图10，下面将描述栅电极ge的示例。图10是栅电极ge中的多个中间栅电极ge_w的透视图。

参照图10，如上所述，多个中间栅电极ge_w可以包括在第二方向y上顺序降低的垫区域pw，如参照图8所述。垫区域pw可以包括与接触插塞接触的接触区域。

多个中间栅电极ge_w可以包括设置在第一次级分离结构(见图5和图8的ss1)的第一线性部分和第二线性部分(见图5和图8的ss1a和ss1b)的彼此相对的端部之间的第一栅极连接部分gea，以及设置在第二次级分离结构(见图5和图8的ss2)的彼此相对的端部之间的第二栅极连接部分geb。第二栅极连接部分geb可以比与其相邻的第一栅极连接部分gea更靠近主分离结构ms。

包括第一栅极连接部分gea和第二栅极连接部分geb的栅电极可以被设置为多个中间栅电极ge_w和下选择栅电极ge_g。在一些实施例中，上选择栅电极ge_s可以不包括第一栅极连接部分gea和第二栅极连接部分geb。

在一些实施例中，栅电极ge的垫区域可以具有与栅电极ge的厚度相同的厚度；然而，本发明构思的实施例不限于此。例如，在连接区域ia中，栅电极ge可以被修改为包括具有与栅电极ge的厚度相比增加的厚度的垫区域。如图11中所示，示出了如上所述的栅电极ge的修改的示例的透视图，栅电极ge的中间栅电极ge_w可以具有第一厚度t1，中间栅电极ge_w的中间垫区域pw可以具有大于第一厚度t1的第二厚度t2。

在一些实施例中，垂直虚设结构vsd可以设置为与垫区域ps、pd和pw之间的边界间隔开，并且可以不设置在第一次级分离结构ss1的第一线性部分ss1a和第二线性部分ss1b的彼此相对的端部之间，和/或不设置在第二次级分离结构ss2的彼此相对的端部之间，然而，本发明构思的实施例不限于此。下面将参照图12、图13a、图13b和图13c描述垂直虚设结构vsd的修改的示例。图12提供了图4和图5的部分'b1'和'b2'在根据一些实施例的三维半导体装置的修改的示例中的放大的平面图。图13a提供了沿图12的线iii-iii'和iv-iv'截取的区域的剖面，图13b提供了沿图12的线v-v'和vi-vi'截取的区域的剖面，图13c是沿图12的线vii-vii'截取的区域的剖面。

参照图12、图13a、图13b和图13c，在连接区域ia中，垂直虚设结构vsd中的一部分可以设置在第一次级分离结构ss1的第一线性部分ss1a和第二线性部分ss1b的彼此相对的端部之间，和/或设置在第二次级分离结构ss2的彼此相对的端部之间。在这种情况下，第一次级分离结构ss1的第一线性部分ss1a和第二线性部分ss1b的彼此相对的端部以及第二次级分离结构ss2的彼此相对的端部可以是在第一方向x上布置的端部。

在一些实施例中，垂直虚设结构vsd中的一部分可以在第二方向y上布置，并且可以设置在中间垫区域pw之间的可与第一方向x平行设置的第二边界pb2上。

在一些实施例中，垂直虚设结构vsd可以在第一方向x上布置，并且可以与在中间垫区域pw之间的可与第二方向y平行设置的第一边界pb1间隔开；然而，其实施例不限于此。如图14中所示，垂直虚设结构vsd中的一部分可以在第一方向x上布置，并且可以穿透在中间垫区域pw之间的平行于第二方向y的第一边界pb1。因此，参照图14，垂直虚设结构vsd中的一部分可以穿透中间栅电极(见图10的ge_w)的第一栅极连接部分和第二栅极连接部分(见图10的gea和geb)。

在一些实施例中，在第二方向y上布置并且设置在平行于第一方向x的中间垫区域pw之间的第二边界pb2可以设置在次级分离结构ss1和ss2的彼此相对的端部之间，然而，其实施例不限于此。参照图15和图16，下面将描述在第二方向y上布置的中间垫区域pw。图15提供了图4和图5的部分'b1'和'b2'在根据一些实施例的三维半导体装置的另一修改的示例中的放大的平面图。图16是根据一些实施例的三维半导体装置的栅电极ge的另一修改的示例的透视图。

参照图15和图16，当如图15中所示在平面图中看时，在中间垫区域pw之间的在第二方向y上布置的第二边界pb2可以不与第一次级分离结构ss1和第二次级分离结构ss2重叠。

根据一些实施例，绝缘线性图案isp可以设置在多个中间栅电极ge_w上方，并且可以穿透上选择栅电极ge_s，同时横贯上选择栅电极ge_s。绝缘线性图案isp可以延伸到连接区域ia，同时横贯存储器单元阵列区域ma上的上选择栅电极ge_s，以这种方式使得绝缘线性图案可以在上选择垫区域ps之间穿过，然而，其实施例不限于此。例如，如图17的平面图中所示，在根据一些实施例的三维半导体装置的另一修改的示例中，绝缘线性图案isp可以横贯存储器单元阵列区域ma中的上选择栅电极ge_s，第二次级分离结构ss2可以设置在上选择垫区域ps之间。

基本上，将参照图18a至图22b描述根据一些实施例的制造三维半导体装置的方法的示例。图18a、图19a、图20a、图21a和图22a是沿图5的线i-i'截取的区域的剖面，图18b、图19b、图20b、图21b和图22b是沿图5的线viii-viii'截取的区域的剖面。

参照图5、图18a和图18b，可以在具有存储器单元阵列区域mc和连接区域ia的基底103的表面103s上形成包括层间绝缘层106和牺牲层109的成型结构112。层间绝缘层106可以由氧化硅形成，牺牲层109可以由氮化硅形成。

层间绝缘层106和牺牲层109可以交替且重复地形成，它们的最下层和最上层可以是层间绝缘层。在牺牲层109之中，最下面的牺牲层和最上面的牺牲层可以是图案化的牺牲层。

可以在设置有层间绝缘层106和牺牲层109的基底103上形成彼此间隔开的第一掩模图案118a和第二掩模图案121a。

在一些实施例中，第一掩模图案118a可以覆盖整个存储器单元阵列区域ma并在连接区域ia的一部分上延伸。第一掩模图案118a可以覆盖牺牲层109之中的位于最上面的位置上的图案化的牺牲层。第二掩模图案121a可以形成在连接区域ia的一部分上。

在一些实施例中，单个第二掩模图案121a可以在存储器块blk之中彼此相邻的一对存储器块blk上形成为具有四边形形式。可以使用光致抗蚀剂图案来形成第一掩模图案118a和第二掩模图案121a。

在层间绝缘层106和牺牲层109之中，可以通过使用第一掩模图案118a和第二掩模图案121a作为蚀刻掩模对不与第一掩模图案118a和第二掩模图案121a重叠的一个层间绝缘层和一个牺牲层进行顺序地蚀刻。

参照图5、图19a和图19b，可以执行第一修整工艺以减小第一掩模图案和第二掩模图案(见图18a和图18b的118a和121a)的尺寸。第一修整工艺可以是局部蚀刻工艺或各向同性蚀刻工艺，以在平行于基底103的表面的方向上减小第一掩模图案和第二掩模图案(见图18a和图18b的118a和121a)的尺寸。因此，在层间绝缘层106和牺牲层109之中，可以使用已经通过第一修整工艺减小了尺寸的第一掩模图案118b和第二掩模图案121b，来对不与第一掩模图案118b和第二掩模图案121b重叠的一个层间绝缘层和一个牺牲层进行顺序地蚀刻。

参照图5、图20a和图20b，可以执行第二修整工艺以进一步减小第一掩模图案和第二掩模图案(见图19a和图19b的118b和121b)的尺寸。第二修整工艺可以是局部蚀刻工艺或各向同性蚀刻工艺，以在平行于基底103的表面的方向上减小第一掩模图案和第二掩模图案(见图19a和图19b的118b和121b)的尺寸。

因此，在层间绝缘层106和牺牲层109之中，可以使用已经通过第二修整工艺减小了尺寸的第一掩模图案118c和第二掩模图案121c，来对不与第一掩模图案118c和第二掩模图案121c重叠的一个层间绝缘层和一个牺牲层进行顺序地蚀刻。

参照图5、图21a和图21b，在去除第一掩模图案和第二掩模图案(见图20a和图20b的118c和121c)之后，可以执行阶梯工艺，使得被降低为具有预定高度的阶梯可以形成在已经从其移除了第二掩模图案121c的区域中。因此，可以形成在第一方向x上降低以具有第一阶梯的阶梯stx2、在第一方向x上降低以具有第二阶梯的阶梯stx1和stx3以及在垂直于第一方向x的第二方向y上降低以具有第二阶梯的阶梯sty和sty，第二阶梯的高度低于第一阶梯的高度。

参照图5、图22a和图22b，可以在成型结构112上形成第一绝缘层132。可以形成绝缘线性图案(见图7的isp)以穿透第一绝缘层132以及成型结构112的牺牲层109之中的最上面的牺牲层和第二上面的牺牲层。

在修改的示例中，在形成第一绝缘层132之前，可以去除层间绝缘层106之中的最上面的层间绝缘层以暴露牺牲层109。随后，在牺牲层109之中的可对应于上述垫区域的牺牲层上可形成与牺牲层的材料相同的材料，从而增加牺牲层的厚度。这样，牺牲层的具有增加的厚度的部分可以是用于形成具有上面参照图11描述的增加的厚度的垫区域(见图11的pw)的部分。

垂直结构vs可以形成为穿透第一绝缘层132和成型结构112。垂直结构vs可以形成为具有与上面参照图7描述的结构相同的结构。可以形成覆盖垂直结构vs的第一绝缘层132和第二绝缘层163。

可以形成第一绝缘层132和第二绝缘层163以及穿透成型结构112的沟槽166。成型结构112的牺牲层109可以通过沟槽166的侧壁暴露。

沟槽166可以形成为具有与上面参照图3和图4描述的主分离结构(见图3和图4的ms)以及第一次级分离结构和第二次级分离结构(见图3和图4的ss1和ss2)对应的平面形状。

再次参照图4至图8、图9a、图9b和图9c，可以执行用栅极替换通过沟槽(见图22a和图22b的166)暴露的牺牲层(见图22a和图22b的109)的栅极替换工艺。例如，可以去除通过沟槽(见图22a和图22b的166)暴露的牺牲层(见图22a和图22b的109)以形成空的空间，可以形成第二栅极电介质169以覆盖空的空间的内壁，可以形成栅电极ge以填充其内壁已被第二栅极电介质169覆盖的空的空间。

随后，可以在沟槽(见图22a和图22b的166)的侧面上形成绝缘间隔件176，可以在通过沟槽(见图22a和图22b的166)暴露的基底103中形成杂质区域178，可以形成导电图案180以填充沟槽(见图22a和图22b的166)。绝缘间隔件176和导电图案180可以构成主分离结构ms以及第一次级分离结构ss1和第二次级分离结构ss2。随后，可以形成绝缘材料以覆盖分离结构ms、ss1和ss2以及第二绝缘层163，然后，可以执行接触和布线形成工艺。

如上所述，栅电极ge可以包括以三维方式布置的垫区域。这种三维布置的垫区域可以提高半导体装置的集成度。此外，通过设置第一次级分离结构ss1和第二次级分离结构ss2，可以堆叠相对大量的没有缺陷的栅电极ge，从而提高半导体装置的集成度。

如上所述，根据示例实施例，可以提供可增加堆叠的栅电极的数量的三维半导体装置，从而提高半导体装置的集成度。

虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员来说将明显的是，在不脱离如权利要求所限定的本发明构思的范围的情况下，可以做出修改和变化。