具有再分布线结构的扇出型半导体封装件的制作方法

相关申请的交叉引用

本申请要求于2018年7月31日在韩国知识产权局提交的韩国专利申请no.10-2018-0089507的权益，其公开内容通过引用整体并入本文。

本发明构思涉及半导体封装件，更具体地，涉及具有再分布线结构的扇出型半导体封装件。

背景技术：

随着电子工业的发展和用户需求的不断提高，电子设备变得越来越小和/或多功能化并且具有更高的容量。因此需要高度集成的半导体芯片。

特别地，在具有更多数目的输入和输出(i/o)端子的高度集成的半导体芯片中，i/o端子之间的距离可能会减小，因此，i/o端子之间可能出现干扰。扇出型半导体封装件已被用于增加i/o端子之间的距离。

技术实现要素：

本发明构思提供了一种具有提高的可靠性的再分布线结构的扇出型半导体封装件。

根据本发明构思的一个方面，提供了一种扇出型半导体封装件，所述扇出型半导体封装件包括：再分布线结构，所述再分布线结构包括多个再分布线绝缘层和多个再分布线图案，每一个所述再分布线图案位于所述多个再分布线绝缘层中的一个再分布线绝缘层的上表面和下表面之一上；至少一个半导体芯片，所述至少一个半导体芯片位于所述再分布线结构上并且所占据的覆盖区域(footprint)的水平宽度小于所述再分布线结构的水平宽度；以及模制构件，所述模制构件在所述再分布线结构上包围所述至少一个半导体芯片并且所述模制构件的水平宽度大于所述再分布线结构的水平宽度，其中，所述多个再分布线绝缘层具有阶梯结构。

根据本发明构思的另一方面，提供了一种扇出型半导体封装件，所述扇出型半导体封装件包括：再分布线结构，所述再分布线结构包括具有阶梯结构的多个再分布线绝缘层以及多个再分布线图案，每一个所述再分布线图案位于所述多个再分布线绝缘层中的一个再分布线绝缘层的上表面和下表面之一上；至少一个半导体芯片，所述至少一个半导体芯片位于所述再分布线结构上并且电连接到所述多个再分布线图案；以及模制构件，所述模制构件在所述再分布线结构上包围所述至少一个半导体芯片，其中，所述多个再分布线绝缘层中的远离所述至少一个半导体芯片的再分布线绝缘层的水平宽度大于所述多个再分布线绝缘层中的靠近所述至少一个半导体芯片的再分布线绝缘层的水平宽度。

根据本发明构思的另一方面，提供了一种扇出型半导体封装件，所述扇出型半导体封装件包括：再分布线结构，所述再分布线结构包括具有阶梯结构的多个再分布线绝缘层、多个再分布线图案以及多个再分布线通路图案，每一个所述再分布线图案位于所述多个再分布线绝缘层之一的上表面上，每一个所述再分布线通路图案连接到所述多个再分布线图案之一并穿透所述多个再分布线绝缘层中的一个再分布线绝缘层；至少一个半导体芯片，所述至少一个半导体芯片位于所述再分布线结构上并且电连接到所述多个再分布线图案和所述多个再分布线通路图案；以及模制构件，所述模制构件在所述再分布线结构上包围所述至少一个半导体芯片，并且在水平方向上比所述再分布线结构更向外突出，其中，所述多个再分布线绝缘层中的每一个再分布线绝缘层的侧表面是倾斜表面，每个所述倾斜表面与该再分布线绝缘层的下表面的法线成锐角，并且所述多个再分布线绝缘层中的一个再分布线绝缘层的侧表面的锐角小于所述多个再分布线绝缘层中的其他再分布线绝缘层的侧表面的锐角。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：

图1a和图1b是根据至少一个实施例的扇出型半导体封装件的截面图，其中，图1b是图1a的区域ib的放大截面图；

图2a至图2l是示出了根据至少一个实施例的制造扇出型半导体封装件的方法的顺序的截面图；

图3是根据至少一个实施例的扇出型半导体封装件的截面图；

图4是根据至少一个实施例的扇出型半导体封装件的截面图；

图5a和图5b是根据至少一个实施例的扇出型半导体封装件的截面图，其中，图5b是图5a的区域vb的放大截面图；

图6a至图6f是示出了根据至少一个实施例的制造扇出型半导体封装件的方法的顺序的截面图；

图7是根据至少一个实施例的扇出型半导体封装件的截面图；以及

图8是根据至少一个实施例的扇出型半导体封装件的截面图。

具体实施方式

图1a和图1b是根据至少一个实施例的扇出型半导体封装件1的截面图。详细地，图1b是图1a的区域ib的放大截面图。

参照图1a和图1b，扇出型半导体封装件1可以包括再分布线结构100和位于再分布线结构100上的半导体芯片200。

再分布线结构100可以包括：多个再分布线绝缘层110、120和130和多个再分布线图案114、124和134和/或多个再分布线通路图案126和136，每个再分布线图案布置在多个再分布线绝缘层110、120和130中的一个再分布线绝缘层的上表面和下表面之一上，每个再分布线通路图案穿透多个再分布线绝缘层110、120和130中的一个再分布线绝缘层并通过与多个再分布线图案114、124和134之一接触而连接到该再分布线图案。

多个再分布线绝缘层110、120和130中的每一个可以包括例如包含有机化合物的材料层。在一些实施例中，多个再分布线绝缘层110、120和130中的每一个可以包括包含有机聚合物材料的材料层。在一些实施例中，多个再分布线绝缘层110、120和130中的每一个可以包括光敏聚酰亚胺(pspi)。

多个晶种层112、122和132可以位于多个再分布线图案114、124和134以及多个再分布线通路图案126和136中的每一个与多个再分布线绝缘层110、120和130中的任意一个之间。在一些实施例中，多个晶种层112、122和132可以通过使用物理气相沉积形成，多个再分布线图案114、124和134和多个再分布线通路图案126和136可以通过使用化学镀形成。

多个晶种层112、122和132可以包括例如选自包括cu、ti、tiw、tin、ta、tan、cr和al的组中的材料。然而，多个晶种层112、122和132的材料不限于此。在一些实施例中，多个晶种层112、122和132可以包括cu/ti(即，cu堆叠在ti上)或cu/tiw(即，cu堆叠在tiw上)。

多个再分布线图案114、124和134和多个再分布线通路图案126和136可以包括但不限于诸如cu、al、w、ti、ta、in、mo、mn、co、sn、ni、mg、re、be、ga、ru等的金属或者它们的合金。在一些实施例中，当cu被包括在多个再分布线图案114、124和134和多个再分布线通路图案126和136中时，多个晶种层112、122和132中的至少一个可以用作扩散阻挡层。

多个再分布线图案114、124和134中的一个或更多个可以与多个再分布线通路图案126和136中的一个或更多个一体地形成。例如，多个再分布线图案114、124和134中的一个或更多个可以通过以下方式与多个再分布线通路图案126和136中的一个或更多个一体地形成：多个再分布线通路图案126和136中的一个或更多个与多个再分布线图案114、124和134中的一个或更多个的上部接触，或者多个再分布线通路图案126和136中的一个或更多个与多个再分布线图案114、124和134中的一个或更多个的下部接触。

多个再分布线绝缘层110、120和130可以包括顺序堆叠的第一再分布线绝缘层110、第二再分布线绝缘层120和第三再分布线绝缘层130。多个晶种层112、122和132可以包括分别接触第一再分布线绝缘层110至第三再分布线绝缘层130的第一晶种层112、第二晶种层122和第三晶种层132。多个再分布线图案114、124和134可以包括位于第一再分布线绝缘层110的上表面的第一再分布线图案114、位于第二再分布线绝缘层120的上表面的第二再分布线图案124以及位于第三再分布线绝缘层130的上表面的第三再分布线图案134。多个再分布线通路图案126和136可以包括位于第一再分布线图案114上的第一再分布线通路图案126和位于第二再分布线图案124上的第二再分布线通路图案136。

下面将描述再分布线结构100的详细结构。

第一晶种层112布置在第一再分布线绝缘层110的上表面的一部分上，并且第一再分布线图案114布置在第一晶种层112上。第一晶种层112位于第一再分布线绝缘层110的上表面与第一再分布线图案114的下表面之间。

第二再分布线绝缘层120堆叠在第一再分布线绝缘层110上，其中，第二再分布线绝缘层120覆盖第一再分布线图案114的一部分，并且具有暴露第一再分布线图案114的其余部分的第一通路开口vo1。第二再分布线绝缘层120的水平宽度w2可以小于第一再分布线绝缘层110的水平宽度w1。

第二晶种层122布置在第二再分布线绝缘层120的上表面的一部分、第一通路开口vo1的内侧表面和第一再分布线图案114的上表面的一部分上，第一再分布线图案114的上表面的该部分通过第一通路开口vo1被暴露。第一再分布线通路图案126和第二再分布线图案124布置在第二晶种层122上。第一再分布线通路图案126可以覆盖第二晶种层122的一部分，第二晶种层122的该部分位于第一通路开口vo1中并填充第一通路开口vo1。第二再分布线图案124可以布置在第二再分布线绝缘层120的上表面上的部分第二晶种层122上以及第一再分布线通路图案126上。

第二晶种层122可以位于第二再分布线图案124和第一再分布线通路图案126与第二再分布线绝缘层120之间，以及第一再分布线通路图案126与第一再分布线图案114之间。第一再分布线通路图案126和第二再分布线图案124可以一体地形成。

第三再分布线绝缘层130堆叠在第二再分布线绝缘层120上，其中，第三再分布线绝缘层130覆盖第二再分布线图案124的一部分并且具有暴露第二再分布线图案124的其余部分的第二通路开口vo2。第三再分布线绝缘层130的水平宽度w3可以小于第二再分布线绝缘层120的水平宽度w2。

第三晶种层132布置在第三再分布线绝缘层130的上表面的一部分、第二通路开口vo2的内侧表面以及第二再分布线图案124的上表面的一部分上，第二再分布线图案124的上表面的该部分通过第二通路开口vo2被暴露。第二再分布线通路图案136和第三再分布线图案134布置在第三晶种层132上。第二再分布线通路图案136可以覆盖第三晶种层132的一部分，该部分位于第二通路开口vo2中并且可以填充该第二通路开口vo2。第三再分布线图案134可以布置在第三再分布线绝缘层130的上表面上的部分第三晶种层132上以及第二再分布线通路图案136上。

第三晶种层132可以位于第三再分布线图案134和第二再分布线通路图案136与第三再分布线绝缘层130之间，以及第二再分布线通路图案136与第二再分布线图案124之间。第二再分布线通路图案136和第三再分布线图案134可以一体地形成。

图1a例示了再分布线结构100包括三个再分布线绝缘层110、120和130，三个再分布线图案114、124和134以及两个再分布线通路图案126和136。然而，再分布线结构100不限于此，而是可以根据再分布线结构100中的电路布线的设计进行各种修改。

例如，再分布线结构100可以包括多于两个、多于三个或多于四个的再分布线绝缘层。例如，再分布线结构100可以具有数目比再分布线绝缘层的数目少一个的再分布线图案、数目与再分布线绝缘层的数目相同的再分布线图案或者数目比再分布线绝缘层的数目多一个的再分布线图案。例如，再分布线结构100可以具有数目比再分布线绝缘层的数目少两个的再分布线通路图案、数目比再分布线绝缘层的数目少一个的再分布线通路图案或者数目与再分布线绝缘层的数目相同的再分布线通路图案。

在一些实施例中，再分布线图案114、124和134中的最上面的再分布线图案的一部分(例如，第三再分布线图案134的一部分)可以执行与半导体芯片200耦接(couple)的芯片连接焊盘的功能。在一些实施例中，再分布线图案114、124和134中的最下面的再分布线图案的一部分(例如，第一再分布线图案114的一部分)可以执行与外部连接端子400耦接的端子连接焊盘的功能。

半导体芯片200可以耦接在再分布线结构100上。半导体芯片200的水平宽度w4可以小于第三再分布线绝缘层130的水平宽度w3。

再分布线结构100可以在水平方向上比半导体芯片200更向外突出。例如，包括在再分布线结构100中的第一再分布线绝缘层110至第三再分布线绝缘层130中的每一个可以在水平方向上延伸以比半导体芯片200更向外突出。

包括在再分布线结构100中的多个再分布线绝缘层110、120和130可以具有阶梯结构，其中，多个再分布线绝缘层110、120和130的宽度随着远离半导体芯片200而增加。

在一些实施例中，包括在再分布线结构100中的多个再分布线图案114、124和134中的至少一个可以在水平方向上比半导体芯片200更向外突出。图1a例示了多个再分布线图案114、124和134中的第一再分布线图案114的一部分和第二再分布线图案124的一部分在水平方向上比半导体芯片200更向外突出。然而，本发明构思不限于此。例如，多个再分布线图案114、124和134中的第一再分布线图案114的一部分可以在水平方向上比半导体芯片200更向外突出，或者第一再分布线图案114、第二再分布线图案124和第三再分布线图案134中的每一个的一部分可以在水平方向上比半导体芯片200更向外突出。

半导体芯片200可以包括例如中央处理单元(cpu)芯片、图形处理单元(gpu)芯片或应用处理器(ap)芯片。半导体芯片200可以是例如动态随机存取存储器(dram)芯片、静态随机存取存储器(sram)芯片、闪速存储器芯片、电可擦除可编程只读存储器(eeprom)芯片、相变ram(pram)芯片、磁ram(mram)芯片或电阻ram(rram)芯片。

半导体芯片200可以包括半导体衬底210和布置在半导体衬底210的表面上的芯片焊盘220。

半导体芯片200的芯片焊盘220可以经由芯片连接构件230连接到再分布线结构100的第三再分布线图案134。芯片连接构件230可以包括例如凸块、焊球或导电柱状物。

半导体衬底210可以包括例如硅(si)。或者，半导体衬底210可以包括诸如锗(ge)的半导体元素，或者诸如碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)和磷化铟(inp)的化合物半导体。半导体衬底210可以具有有源表面和与有源表面相对的非有源表面。在一些实施例中，半导体衬底210的有源表面可以朝向再分布线结构100。

在半导体芯片200中，可以在半导体衬底210的有源表面形成包括多种不同类型的单独器件的半导体器件。

包围芯片连接构件230的底部填充材料层250可以填充在半导体芯片200与再分布线结构100之间。底部填充材料层250可以包括例如通过使用毛细管底部填充方法形成的环氧树脂。在一些实施例中，底部填充材料层250可以是非导电膜(ncf)。

扇出型半导体封装件1可以包括在再分布线结构100上包围半导体芯片200的模制构件300。模制构件300可以包括例如环氧树脂模制化合物(emc)。模制构件300可以覆盖再分布线结构100的上表面以及半导体芯片200的侧表面和上表面。模制构件300可以覆盖包括在再分布线结构100中的多个再分布线绝缘层110、120和130中的每一个的上表面的一部分以及侧表面。

模制构件300可以在水平方向上比再分布线结构100更向外突出。模制构件300的水平宽度w5可以大于第一再分布线绝缘层110的水平宽度w1。也就是说，模制构件300的水平宽度w5可以大于再分布线结构100的总宽度。

模制构件300的下表面和再分布线结构100的下表面(例如，第一再分布线绝缘层110的下表面)可以位于同一水平面。而且，模制构件300的下表面和再分布线结构100的下表面(例如，第一再分布线绝缘层110的下表面)可以是共面的。

多个再分布线绝缘层110至130中的每一个的侧表面可以是倾斜表面，每个倾斜表面与多个再分布线绝缘层110至130中的每一个的下表面的法线成锐角(在0°和90°之间)。在一些实施例中，多个再分布线绝缘层110至130中的每一个的宽度可以随着远离半导体芯片200而增加。第一再分布线绝缘层110至第三再分布线绝缘层130可以分别具有第一侧表面ss1、第二侧表面ss2和第三侧表面ss3。

第一再分布线绝缘层110的第一侧表面ss1可以是与第一再分布线绝缘层110的下表面的法线成第一角度θ1的倾斜表面。第二再分布线绝缘层120的第二侧表面ss2可以是与第二再分布线绝缘层120的下表面的法线成第二角度θ2的倾斜表面。第三再分布线绝缘层130的第三侧表面ss3可以是与第三再分布线绝缘层130的下表面的法线成第三角度θ3的倾斜表面。

第一角度θ1至第三角度θ3中的任何一个可以具有与其他角度不同的值。也就是说，第一侧表面ss1至第三侧表面ss3中的任何一个可以是具有与其他侧表面的倾斜度不同的倾斜度的倾斜表面。例如，第一角度θ1可以小于第二角度θ2和第三角度θ3中的每一个。也就是说，第一侧表面ss1可以是比第二侧表面ss2和第三侧表面ss3更陡峭的倾斜表面。在一些实施例中，第二角度θ2和第三角度θ3可以相同或基本相同，但不限于此。也就是说，第二侧表面ss2和第三侧表面ss3可以是具有相同或基本相同的倾斜度的倾斜表面，但不限于此。

多个再分布线绝缘层110至130中的任何一个再分布线绝缘层的厚度可以与其他再分布线绝缘层的厚度不同。第一再分布线绝缘层110可以具有第一厚度t1，第二再分布线绝缘层120可以具有第二厚度t2，第三再分布线绝缘层130可以具有第三厚度t3。例如，第一厚度t1可以小于第二厚度t2和第三厚度t3中的每一个。也就是说，第一再分布线绝缘层110可以比第二再分布线绝缘层120和第三再分布线绝缘层130中的每一个薄。在一些实施例中，第二厚度t2和第三厚度t3可以彼此相同或基本相同，但不限于此。也就是说，第二再分布线绝缘层120和第三再分布线绝缘层130可以具有彼此相同或基本相同的厚度，但不限于此。

根据本发明构思的扇出型半导体封装件1，再分布线结构100的侧表面(即，分别为第一再分布线绝缘层110至第三再分布线绝缘层130的第一侧表面ss1至第三侧表面ss3)可以被模制构件300覆盖。因此，多个再分布线绝缘层110至130之间的界面(例如，第一再分布线绝缘层110与第二再分布线绝缘层120之间的界面以及第二再分布线绝缘层120与第三再分布线绝缘层130之间的界面)可以不暴露于外部。

特别地，当多个扇出型半导体封装件形成在一起并且通过执行锯切工艺将该多个扇出型半导体封装件分离成单独的扇出型半导体封装件时，对模制构件300而不是对再分布线结构100执行切割工艺，因此，可以减少或防止对多个再分布线绝缘层110至130的损坏。因此，多个再分布线绝缘层110至130不会相互脱离，或者可以减少或防止多个再分布线绝缘层110至130中的裂缝。因此，可以提供可靠的扇出型半导体封装件1。

图2a至图2l是根据至少一个实施例的用于顺序地描述制造扇出型半导体封装件的方法的截面图。详细地，图2a至图2l是通过示出一起制造两个扇出型半导体封装件的过程，来顺序地描述制造图1a和图1b所例示的扇出型半导体封装件1的方法的截面图，其中，仅例示了两个扇出型半导体封装件中的每一个的一部分，该部分彼此相邻。

参照图2a，可以在与离型膜20耦接的载体基板10上形成具有第一分离空间sp1的第一再分布线绝缘层110。如下所述，第一分离空间sp1是执行封装件锯切工艺的区域，以将形成在一起的两个扇出型半导体封装件分离成单独的扇出型半导体封装件。

载体基板10可以支撑有机绝缘层，并且可以包括针对烘烤工艺和蚀刻工艺具有稳定性的材料。当稍后通过使用激光烧蚀来分离和去除载体基板10时，载体基板10可以是透明基板。或者，当稍后通过加热来分离和去除载体基板10时，载体基板10可以是耐热基板。在一些实施例中，载体基板10可以是玻璃基板。在其他实施例中，载体基板10可以包括但不限于诸如聚酰亚胺(pi)、聚醚醚酮(peek)、聚醚砜(pes)、聚苯硫醚(pps)等耐热的有机聚合物材料。

离型膜20可以包括例如激光反应层，该激光反应层随后可以通过与激光束的辐射反应而被蒸发，从而分离载体基板10。离型膜20可以包括碳基材料层。例如，离型膜20可以包括无定形碳层(acl)或旋涂硬(soh)掩模，该旋涂硬掩模包括碳的重量百分比为约85％至约99％的相对高碳含量的烃化合物或其衍生物。

第一再分布线绝缘层110可以具有在第一分离空间sp1的一侧的第一侧表面ss1。第一侧表面ss1可以是与载体基板10的圆周表面的法线或与第一再分布线绝缘层110的下表面的法线成锐角的倾斜表面。

参照图2b，可以形成第一初始晶种层112p。第一初始晶种层112p可以共形地形成以覆盖第一再分布线绝缘层110的上表面、第一侧表面ss1(该第一侧表面ss1是第一分离空间sp1的内侧表面)以及第一分离空间sp1的下表面。

参照图2c，可以在第一初始晶种层112p上形成具有开口op的掩模图案mk。掩模图案mk可以完全覆盖第一分离空间sp1，并且开口op可以与第一再分布线绝缘层110的一部分交叠。

参照图2d，可以通过执行化学镀在暴露在开口op中的部分第一初始晶种层112p上形成第一再分布线图案114。

参照图2d和图2e，可以去除掩模图案mk，并且可以去除第一初始晶种层112p的因掩模图案mk的去除而暴露的部分，以形成第一晶种层112。第一晶种层112可以位于第一再分布线图案114与第一再分布线绝缘层110之间。

参照图2f，可以在图2e的所得结构上形成再分布线绝缘材料层120p。再分布线绝缘材料层120p可以完全覆盖第一再分布线图案114。再分布线绝缘材料层120p可以包括包含有机化合物的材料层。在一些实施例中，再分布线绝缘材料层120p可以包括包含有机聚合物材料的材料层。在一些实施例中，再分布线绝缘材料层120p可以包括具有负光敏性的聚合物材料。在一些实施例中，再分布线绝缘材料层120p可以包括具有负光敏性的光敏pi树脂。

在一些实施例中，再分布线绝缘材料层120p可以通过旋涂和软烘烤形成。例如，可以通过在约150℃至约350℃的温度下执行约10秒至约5分钟的加热处理来进行软烘烤，但不限于此。

在一些实施例中，再分布线绝缘材料层120p的与第一再分布线绝缘层110交叠的部分可以具有大致平坦的上表面，与第一分离空间sp1(参照图2e)交叠的部分具有凹陷的上表面。

参照图2g，可以通过对再分布线绝缘材料层120p(参照图2f)进行曝光和显影，来形成具有第一通路开口vo1和第二分离空间sp2的第二再分布线绝缘层120。第二分离空间sp2可以连接到第一分离空间sp1。在第一通路开口vo1的下表面处，可以暴露第一再分布线图案114的一部分。

第二再分布线绝缘层120可以具有在第二分离空间sp2的一侧的第二侧表面ss2。第二侧表面ss2可以是与载体基板10的圆周表面的法线或与第二再分布线绝缘层120的下表面的法线成锐角的倾斜表面。

可以通过使用与图2a所例示的第一再分配线绝缘层110基本相同的方法来形成第二再分配线绝缘层120。

参照图2h，可以重复执行参照图2b至图2g所描述的过程，以形成第二晶种层122、第二再分布线图案124、第一再分布线通路图案126、具有第二通路开口vo2和第三分离空间sp3的第三再分布线绝缘层130、第三晶种层132、第三再分布线图案134以及第二再分布线通路图案136。

第二再分布线图案124和第一再分布线通路图案126可以彼此一体地形成，并且第一再分布线通路图案126可以填充第一通路开口vo1。第三再分布线图案134和第二再分布线通路图案136可以一体地形成，并且第二再分布线通路图案136可以填充第二通路开口vo2。

第三分离空间sp3可以连接到第二分离空间sp2和第一分离空间sp1。第三再分布线绝缘层130可以具有在第三分离空间sp3的一侧的第三侧表面ss3。第三侧表面ss3可以是与载体基板10的圆周表面的法线或者与第三再分布线绝缘层130的下表面的法线成锐角的倾斜表面。

包括在再分布线结构100中的多个再分布线绝缘层110、120和130可以形成为具有阶梯结构，其中，多个再分布线绝缘层110、120和130的宽度随着远离载体基板10而增加。多个再分布线绝缘层110、120和130中的每一个的宽度可以随着与载体基板10的距离增加而增加。

参照图2i，半导体芯片200可以耦接在再分布线结构100上。半导体芯片200可以耦接到再分布线结构100，使得布置在半导体衬底210的有源表面上的芯片焊盘220朝向再分布线结构100。半导体芯片200的芯片焊盘220可以经由芯片连接构件230连接到再分布线结构100的第三再分布线图案134。

包围芯片连接构件230的底部填充材料层250可以填充在半导体芯片200与再分布线结构100之间。在将半导体芯片200耦接到再分布线结构100之后，可以通过使用毛细管底部填充方法来形成底部填充材料层250。在一些实施例中，在将ncf耦接在半导体芯片200的芯片焊盘220上之后，可以通过将半导体芯片200耦接在再分布线结构100上来形成底部填充材料层250。

参照图2j，可以在耦接了半导体芯片200的再分布线结构100上形成覆盖半导体芯片200的侧表面和上表面的模制构件300。模制构件300可以包括例如emc。模制构件300可以填充第一分离空间sp1、第二分离空间sp2和第三分离空间sp3(参照图2h)，并且可以接触离型膜20的位于第一分离空间sp1至第三分离空间sp3的下方的部分、第一再分布线绝缘层110的第一侧表面ss1、第二再分布线绝缘层110的第二侧表面ss2和第三再分布线绝缘层130的第三侧表面ss3(参照图2h)、第三再分布线绝缘层130的上表面的一部分以及半导体芯片200的侧表面和上表面。

参照图2j和图2k，基于图2j的所得结构，可以将耦接了离型膜20的载体基板10与再分布线结构100分离。之后，可以去除第一再分布线绝缘层110的一部分以形成焊盘开口po，第一晶种层112和第一再分布线图案114通过该焊盘开口po被部分地暴露，并且外部连接端子400可以经由焊盘开口po耦接到第一晶种层112和第一再分布线图案114。

参照图2l，可以对图2k的所得结构执行封装件锯切工艺，以形成被扇出型半导体封装件1之间的切口空间ke分开的扇出型半导体封装件1。

可以通过切割模制构件300并在模制构件300中形成切口空间ke来执行封装件锯切工艺。因此，切口空间ke可以与再分布线结构100的侧表面(即，第一再分布线绝缘层110的第一侧表面ss1、第二再分布线绝缘层120的第二侧表面ss2和第三再分布线绝缘层130的第三侧表面ss3(参照图1b))间隔开。因此，第一再分布线绝缘层110的第一侧表面ss1、第二再分布线绝缘层120的第二侧表面ss2和第三再分布线绝缘层130的第三侧表面ss3可以被模制构件300覆盖。因此，多个再分布线绝缘层110至130之间的界面(例如，第一再分布线绝缘层110与第二再分布线绝缘层120之间的界面以及第二再分布线绝缘层120与第三再分布线绝缘层130之间的界面)可以不暴露于外部。

因此，在制造扇出型半导体封装件1的过程中，可以减少或防止对多个再分布线绝缘层110至130的损坏，因此，可以减少或防止多个再分布线绝缘层110至130的脱离，或者可以减少或防止在多个再分布线图案114、124和134中出现裂缝。

图3是根据至少一个实施例的扇出型半导体封装件1a的截面图。关于图3的各方面的描述，将省略与图1a和图1b相同的方面，并且将主要描述图3中的与图1a和图1b的不同之处。

参照图3，扇出型半导体封装件1a可以包括再分布线结构100和在再分布线结构100上彼此间隔开的多个半导体芯片200a。

多个半导体芯片200a可以包括第一半导体芯片202和第二半导体芯片204。第一半导体芯片202可以包括例如cpu芯片、gpu芯片或ap芯片。第二半导体芯片204可以包括例如dram芯片、sram芯片、闪速存储器芯片、eeprom芯片、pram芯片、mram芯片或rram芯片。在一些实施例中，第二半导体芯片204可以是高带宽存储器(hbm)dram半导体芯片。

多个半导体芯片200a所占据的覆盖面积可以小于再分布线结构100的水平面积。多个半导体芯片200a所占据的总覆盖区域可以在垂直方向上与再分布线结构100交叠。

多个半导体芯片200a所占据的覆盖区域的水平宽度w4a可以小于第一再分布线绝缘层110的水平宽度w1、第二再分布线绝缘层120的水平宽度w2、第三再分布线绝缘层130的水平宽度w3和模制构件300的水平宽度w5中的每一个。

图4是根据至少一个实施例的扇出型半导体封装件1b的截面图。关于图4的各方面的描述，将省略与图1a和图1b相同的方面，并且将主要描述图4中的与图1a和图1b的不同之处。

参照图4，扇出型半导体封装件1b可以包括再分布线结构100和位于再分布线结构100上的半导体芯片200。

扇出型半导体封装件1b还可以包括在再分布线结构100上包围半导体芯片200的模制构件300a。模制构件300a可以覆盖再分布线结构100的上表面和半导体芯片200的侧表面，但可以不覆盖并且可以暴露半导体芯片200的上表面，该上表面是非有源表面。模制构件300a可以覆盖包括在再分布线结构100中的多个再分布线绝缘层110、120和130中的每一个的上表面的一部分以及侧表面。

在一些实施例中，散热构件可以耦接在半导体芯片200的上表面上。散热构件可以是例如散热片或散热器。在一些实施例中，热界面材料(tim)可以布置在散热构件与半导体芯片200的上表面之间。tim可以包括例如矿物油、油脂、间隙填料腻子、相变凝胶、相变材料衬垫或颗粒填充环氧树脂。

图5a和图5b是根据至少一个实施例的扇出型半导体封装件2的截面图。详细地，图5b是图5a的区域vb的放大截面图。

参照图5a和图5b，扇出型半导体封装件2可以包括再分布线结构100a和位于再分布线结构100a上的半导体芯片200。

再分布线结构100a可以包括：多个再分布线绝缘层110a、120a和130a，布置在多个再分布线绝缘层110a、120a和130a中的每一个的上表面或下表面上的多个再分布线图案114a和124a，以及穿透多个再分布线绝缘层110a、120a和130a中的至少一个并且通过与多个再分布线图案114a和124a中的至少一个接触而连接到该多个再分布线图案114a和124a中的至少一个的多个再分布线通路图案116a和126a。

多个晶种层112a和122a可以位于多个再分布线图案114a和124a以及多个再分布线通路图案116a和126a中的每一个与多个再分布线绝缘层110a、120a和130a中的任意一个之间。

多个再分布线绝缘层110a、120a和130a、多个晶种层112a和122a、多个再分布线图案114a和124a以及多个再分布线通路图案116a和126a通常可以分别与参照图1a和图1b所描述的多个再分布线绝缘层110、120和130、多个晶种层112、122和123、多个再分布线图案114、124和134以及多个再分布线通路图案126和136相同，因此，将不再给出详细描述，而将主要描述不同方面。

多个再分布线图案114a和124a中的至少一个可以与多个再分布线通路图案116a和126a中的至少一个一体地形成。例如，多个再分布线图案114a和124a中的至少一个可以通过以下方式与多个再分布线通路图案116a和126a中的至少一个一体地形成：多个再分布线通路图案116a和126a中的至少一个与多个再分布线图案114a和124a中的至少一个的上部接触，或者多个再分布线通路图案116a和126a中的至少一个与多个再分布线图案114a和124a中的至少一个的下部接触。

多个再分布线绝缘层110a、120a和130a可以包括顺序堆叠的第一再分布线绝缘层110a、第二再分布线绝缘层120a和第三再分布线绝缘层130a。多个晶种层112a和122a可以包括分别与第一再分布线绝缘层110a和第二再分布线绝缘层120a接触的第一晶种层112a和第二晶种层122a。多个再分布线图案114a和124a可以包括在第一再分布线绝缘层110a下方的第一再分布线图案114a以及在第二再分布线绝缘层120a下方的第二再分布线图案124a。多个再分布线通路图案116a和126a可以包括在第一再分布线图案114a上的第一再分布线通路图案116a和在第二再分布线图案124a上的第二再分布线通路图案126a。

将详细描述再分布线结构100a的结构。第一晶种层112a可以布置在具有第一通路开口vo1a(半导体芯片200的芯片焊盘220的下表面的一部分通过该第一通路开口vo1a被暴露)的第一再分布线绝缘层110a的下表面的一部分、第一通路开口vo1a的内侧表面以及芯片焊盘220的下表面的一部分(该部分通过第一通路开口vo1a被暴露)上。第一再分布线通路图案116a和第一再分布线图案114a可以布置在第一晶种层112a上。第一再分布线通路图案116a可以覆盖第一晶种层112a的位于第一通路开口vo1a中的部分，并且可以填充第一通路开口vo1a。第一再分布线图案114a可以布置在第一晶种层112a的位于第一再分布线绝缘层110a的下表面上的部分上，以及可以布置在第一再分布线通路图案116a上。

第一晶种层112a可以位于第一再分布线图案114a和第一再分布线通路图案116a与第一再分布线绝缘层110a之间，以及第一再分布线通路图案116a与芯片焊盘220之间。第一再分布线通路图案116a和第一再分布线图案114a可以一体地形成。

包括第二通路开口vo2a的第二再分布线绝缘层120a可以堆叠在第一再分布线绝缘层110a的下表面上，其中，第二再分布线绝缘层120a覆盖第一再分布线图案114a的一部分并且第二通路开口vo2a暴露第一再分布线图案114a的其余部分。第二再分布线绝缘层120a的水平宽度w2a可以小于第一再分布线绝缘层110a的水平宽度w1a。

第二晶种层122a可以布置在具有第二通路开口vo2a(第一再分布线图案114a的下表面的一部分通过该第二通路开口vo2a被暴露)的第二再分布线绝缘层120a的下表面的一部分、第二通路开口vo2a的内侧表面以及第一再分布线图案114a的下表面的一部分(该部分通过第二通路开口vo2a被暴露)上。第二再分布线通路图案126a和第二再分布线图案124a可以布置在第二晶种层122a上。第二再分布线通路图案126a可以覆盖第二晶种层122a的位于第二通路开口vo2a中的部分，并且可以填充第二通路开口vo2a。第二再分布线图案124a可以布置在第二晶种层122a的位于第二再分布线绝缘层120a的下表面上的部分上，以及可以布置在第二再分布线通路图案126a上。

第二晶种层122a可以位于第二再分布线图案124a和第二再分布线通路图案126a与第二再分布线绝缘层120a之间，以及第二再分布线通路图案126a与第一再分布线图案114a的下表面的一部分(该部分通过第二通路开口vo2a被暴露)之间。第二再分布线通路图案126a和第二再分布线图案124a可以一体地形成。

包括焊盘开口poa的第三再分布线绝缘层130a可以堆叠在第二再分布线绝缘层120a的下表面上，其中，第三再分布线绝缘层130a覆盖第二再分布线图案124a的一部分并且焊盘开口poa暴露第二再分布线图案124a的其余部分。第三再分布线绝缘层130a的水平宽度w3a可以小于第二再分布线绝缘层120a的水平宽度w2a。

图5a例示了再分布线结构100a包括三个再分布线绝缘层110a、120a和130a/两个再分布线图案114a和124a以及两个再分布线通路图案116a和126a。然而，再分布线结构100a不限于此，而是可以根据再分布线结构100a中的电路布线的设计进行各种修改。

例如，再分布线结构100a可以包括多于两个、多于三个或多于四个的再分布线绝缘层。例如，再分布线结构100a可以具有数目比再分布线绝缘层的数目少一个、数目与再分布线绝缘层的数目相同或者数目比再分布线绝缘层的数目多一个的再分布线图案。例如，再分布线结构100a可以具有数目比再分布线绝缘层的数目少两个、数目比再分布线绝缘层的数目少一个或者数目与再分布线绝缘层的数目相同的再分布线通路图案。

在一些实施例中，再分布线图案114a和124a的最下面的再分布线图案的一部分(例如，第二再分布线图案124a的一部分)可以执行耦接外部连接端子400a的端子连接焊盘的功能。

半导体芯片200可以耦接在再分布线结构100a上。半导体芯片200的水平宽度w4可以小于第三再分布线绝缘层130的水平宽度w3a。

再分布线结构100a可以在水平方向上比半导体芯片200更向外突出。例如，包括在再分布线结构100a中的第一再分布线绝缘层110a至第三再分布线绝缘层130a中的每一个可以在水平方向上比半导体芯片200更向外突出。

在一些实施例中，包括在再分布线结构100a中的多个再分布线图案114a和124a中的至少一个可以在水平方向上比半导体芯片200更向外突出。例如，图5a例示了第一再分布线图案114a的一部分和第二再分布线图案124a的一部分在水平方向上比半导体芯片200更向外突出。然而，本发明构思不限于此。例如，仅多个再分布线图案114a和124a中的第二再分布线图案124a的一部分可以在水平方向上比半导体芯片200更向外突出。

半导体芯片200可以包括半导体衬底210和布置在半导体衬底210的表面上的芯片焊盘220。

第一再分布线通路图案116a可以电连接到半导体芯片200的芯片焊盘220。第一晶种层112a的一部分可以位于芯片焊盘220与第一再分布线通路图案116a之间。

扇出型半导体封装件2还可以包括在再分布线结构100a上包围半导体芯片200的模制构件300。模制构件300可以覆盖再分布线结构100a的上表面和半导体芯片200的侧表面和上表面。模制构件300可以覆盖包括在再分布线结构100a中的多个再分布线绝缘层110a、120a和130a中的第一再分布线绝缘层110a的上表面的一部分。模制构件300可以不覆盖多个再分布线绝缘层110a、120a和130a中的每一个的侧表面。

模制构件300可以在水平方向上比再分布线结构100a更向外突出。模制构件300的水平宽度w5可以大于第一再分布线绝缘层110a的水平宽度w1a。即，模制构件300的水平宽度w5可以大于再分布线结构100a的总水平宽度。

模制构件300的下表面和再分布线结构100a的上表面(例如，第一再分布线绝缘层110a的上表面)可以位于同一水平面。而且，模制构件300的下表面和再分布线结构100a的上表面(例如，第一再分布线绝缘层110a的上表面)可以是共面的。

多个再分布线绝缘层110a至130a中的每一个的侧表面可以是与多个再分布线绝缘层110a至130a中的每一个的上表面的法线成锐角(在0°和90°之间)的倾斜表面。第一再分布线绝缘层110a可以具有第一侧表面ss1a，第二再分布线绝缘层110a可以具有第二侧表面ss2a，第三再分布线绝缘层130a可以具有第三侧表面ss3a。

第一再分布线绝缘层110a的第一侧表面ss1a可以是与第一再分布线绝缘层110a的上表面的法线成第一角度θ1a的倾斜表面。第二再分布线绝缘层120a的第二侧表面ss2a可以是与第二再分布线绝缘层120a的上表面的法线成第二角度θ2a的倾斜表面。第三再分布线绝缘层130a的第三侧表面ss3a可以是与第三再分布线绝缘层130a的上表面的法线成第三角度θ3a的倾斜表面。

第一角度θ1a至第三角度θ3a中的任何一个可以具有与其他角度不同的值。也就是说，第一侧表面ss1a至第三侧表面ss3a中的任何一个可以是具有与其他侧表面的倾斜度不同的倾斜度的倾斜表面。例如，第一角度θ1a可以小于第二角度θ2a和第三角度θ3a中的每一个。也就是说，第一侧表面ss1a可以是比第二侧表面ss2a和第三侧表面ss3a更陡峭的倾斜表面。在一些实施例中，第二角度θ2a和第三角度θ3a可以相同或基本相同，但不限于此。也就是说，第二侧表面ss2a和第三侧表面ss3a可以是具有相同或基本相同的倾斜度的倾斜表面，但不限于此。

多个再分布线绝缘层110a至130a中的任何一个的厚度可以与其他的厚度不同。第一再分布线绝缘层110a可以具有第一厚度t1a，第二再分布线绝缘层120a可以具有第二厚度t2a，第三再分布线绝缘层130a可以具有第三厚度t3a。例如，第一厚度t1a可以小于第二厚度t2a和第三厚度t3a中的每一个。也就是说，第一再分布线绝缘层110a可以比第二再分布线绝缘层120a和第三再分布线绝缘层130a中的每一个薄。在一些实施例中，第二厚度t2a和第三厚度t3a可以彼此相同或基本相同，但不限于此。也就是说，第二再分布线绝缘层120a和第三再分布线绝缘层130a可以具有彼此相同或基本相同的厚度，但不限于此。

根据本发明构思的扇出型半导体封装件2可以形成为使得模制构件300可以不覆盖再分布线结构100a的侧表面(即，第一再分布线绝缘层110a的第一侧表面ss1a、第二再分布线绝缘层120a的第一侧表面ss2a、第三再分布线绝缘层130a的第三侧表面ss3a)，并且模制构件300可以在水平方向上比再分布线结构100a更向外突出。

当一起形成多个扇出型半导体封装件并且通过执行锯切工艺将多个扇出型半导体封装件分离成单独的扇出型半导体封装件时，对模制构件300执行切割工艺，并且再分布线结构100a与模制构件300的切割表面分离。因此，可以减少或防止对多个再分布线绝缘层110a至130a的损坏。因此，可以减少或防止多个再分布线绝缘层110a至130a脱离，或者可以减少或防止在多个再分布线图案114a和124a中出现裂缝，从而提供具有提高的可靠性的扇出型半导体封装件2。

图6a至图6f是根据至少一个实施例的用于顺序地描述制造扇出型半导体封装件的方法的截面图。详细地，图6a至图6f是通过示出一起制造两个扇出型半导体封装件的过程，来顺序地描述制造图5a和图5b所例示的扇出型半导体封装件2的方法的截面图，其中，仅例示了两个扇出型半导体封装件中的每一个的一部分，该部分彼此相邻，与图5a和图5b中半导体衬底210的有源表面为下表面的情况不同，半导体衬底210的有源表面为上表面。

参照图6a，可以形成覆盖半导体芯片200的侧表面和下表面的模制构件300，该半导体芯片200具有布置在半导体衬底210的有源表面(该有源表面为上表面)上的芯片焊盘220。

参照图6b，在半导体芯片200(其侧表面和下表面被模制构件300覆盖)上形成具有第一通路开口vo1a和第一分离空间sp1a的第一再分布线绝缘层110a之后，可以形成第一初始晶种层112pa。第一初始晶种层112pa可以共形地形成，以覆盖第一再分布线绝缘层110a的上表面、第一分离空间sp1a的内侧表面和第一分离空间sp1a的下表面。

第一再分布线绝缘层110a可以具有在第一分离空间sp1a的一侧的第一侧表面ss1a。第一侧表面ss1a可以是与第一再分布线绝缘层110a的下表面的法线成锐角的倾斜表面。

参照图6c，可以在第一初始晶种层112pa上形成具有开口opa的掩模图案mka。掩模图案mka可以完全覆盖第一分离空间sp1a，并且开口opa可以连接到第一通路开口vo1a。此后，通过执行化学镀，可以在第一初始晶种层112pa的一部分(该部分暴露在开口opa中)上形成第一再分布线图案114a和第一再分布线通路图案116a。

第一再分布线图案114a和第一再分布线通路图案116a可以彼此一体地形成，并且第一再分布线通路图案116a可以覆盖第一通路开口vo1a。

参照图6c和图6d，可以去除掩模图案mk，并且可以去除第一初始晶种层112pa的因掩模图案mka的去除而被暴露的部分，以形成第一晶种层112a。

参照图6e，可以在图6d的所得结构上形成具有第二通路开口vo2a和第二分离空间sp2a的第二再分布线绝缘层120a、第二晶种层122a、第二再分布线图案124a、第二再分布线通路图案126a以及具有第三分离空间sp3a和焊盘开口poa的第三再分布线绝缘层130a。第一分离空间sp1a可以连接到第二分离空间sp2a和第三分离空间sp3a。

第二再分布线图案124a和第二再分布线通路图案126a可以彼此一体地形成，并且第二再分布线通路图案126a可以填充第二通路开口vo2a。

第二再分布线绝缘层120a可以具有在第二分离空间sp2a的一侧的第二侧表面ss2a。第二侧表面ss2a可以是与第二再分布线绝缘层120a的下表面的法线成锐角的倾斜表面。

第三再分布线绝缘层130a可以具有在第三分离空间sp3a的一侧的第三侧表面ss3a。第三侧表面ss3a可以是与第三再分布线绝缘层130a的下表面的法线成锐角的倾斜表面。

包括在再分布线结构100a中的多个再分布线绝缘层110a、120a和130a可以形成为具有阶梯结构，其中，多个再分布线绝缘层110a、120a和130a的宽度随着远离半导体芯片200和模制构件300而减小。多个再分布线绝缘层110a、120a和130a中的每一个的宽度可以随着远离半导体芯片200和模制构件300而减小。

参照图6f，可以对图6e的所得结构执行封装件锯切工艺，以形成被扇出型半导体封装件2之间的切口空间ke分开的扇出型半导体封装件2。

可以通过切割模制构件300并在模制构件300中形成切口空间ke来执行封装件锯切工艺。因此，切口空间ke可以与再分布线结构100a的侧表面(即，第一再分布线绝缘层110a的第一侧表面ss1a、第二再分布线绝缘层120a的第二侧表面ss2a、第三再分布线绝缘层130a的第三侧表面ss3a)间隔开。

因此，在扇出型半导体封装件2的封装件锯切工艺中，可以减少或防止对多个再分布线绝缘层110a至130a的损坏，使得多个再分布线绝缘层110a至130a不会相互脱离，或者在多个再分布线图案114a、124a和134a中不会出现裂缝。

图7是根据至少一个实施例的扇出型半导体封装件2a的截面图。关于图7的各方面的描述，将省略与图5a和图5b的相同方面的描述，并且将主要描述图7中的与图5a和图5b的不同之处。

参照图7，扇出型半导体封装件2a可以包括再分布线结构100a和在再分布线结构100a上彼此间隔开的多个半导体芯片200a。

多个半导体芯片200a可以包括第一半导体芯片202和第二半导体芯片204。第一半导体芯片202可以是例如cpu芯片、gpu芯片或ap芯片。第二半导体芯片204可以是例如dram芯片、sram芯片、闪速存储器芯片、eeprom芯片、pram芯片、mram芯片或rram芯片。在一些实施例中，第二半导体芯片204可以是hbmdram半导体芯片。

多个半导体芯片200a所占据的覆盖面积可以小于再分布线结构100a的水平面积。多个半导体芯片200a所占据的覆盖区域可以在垂直方向上与再分布线结构100a完全交叠。

多个半导体芯片200a所占据的覆盖区域的水平宽度w4a可以小于第一再分布线绝缘层110a的水平宽度w1a、第二再分布线绝缘层120a的水平宽度w2a、第三再分布线绝缘层130a的水平宽度w3a和模制构件300的水平宽度w5中的每一个。

图8是根据至少一个实施例的扇出型半导体封装件2b的截面图。关于图8的各方面的描述，将省略与图5a和图5b的相同方面的描述，并且将主要描述图8中的与图5a和图5b的不同之处。

参照图8，扇出型半导体封装件2b可以包括再分布线结构100a和位于再分布线结构100a上的半导体芯片200。

扇出型半导体封装件2b还可以包括在再分布线结构100a上包围半导体芯片200的模制构件300a。模制构件300a可以覆盖再分布线结构100a的上表面和半导体芯片200的侧表面，并且可以不覆盖而是可以暴露半导体芯片200的上表面，该上表面是非有源表面。模制构件300a可以覆盖包括在再分布线结构100a中的多个再分布线绝缘层110a、120a和130a中的第一再分布线绝缘层110a的上表面的一部分。模制构件300a可以不覆盖多个再分布线绝缘层110a、120a和130a中的每一个的侧表面。

在一些实施例中，散热构件可以耦接在半导体芯片200的上表面上。散热构件可以是例如散热块或散热器。在一些实施例中，tim可以布置在散热构件与半导体芯片200的上表面之间。

虽然已经参照本发明构思的实施例具体示出和描述了本发明构思，但应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。