半导体结构及其制作方法与流程

本发明涉及一种半导体结构及其制作方法，特别是涉及一种磁阻式随机存取存储器(magnetoresistiverandomaccessmemory,mram)结构及其制作方法。

背景技术：

磁阻式随机存取存储器(magnetoresistiverandomaccessmemory,mram)为近年来获得高度关注的一种新式存储器，其整合了目前各式存储器的优点，例如可比拟静态随机存取存储器(sram)的存取速度、闪存存储器(flash)的非挥发性与低耗电、动态随机存取存储器(dram)的高密度以及耐久性，而且可与目前半导体后段制作工艺整合制作，因此有潜力成为未来半导体芯片主要使用的存储器。

磁阻式随机存取存储器包括设置在上、下层内连线电路结构之间的一存储器叠层结构。存储器叠层结构包含一磁隧穿结(magnetictunnelingjunction,mtj)。不同于传统存储器是通过存储电荷来存储数据，磁阻式随机存取存储器的操作是通过对mtj施以一外加磁场来控制mtj的磁化方向而获得不同的穿隧磁阻(tunnelingmagnetoresistive,tmr)来存储数字数据。

目前磁阻式随机存取存储器元件的制作过程仍具有许多挑战。例如，随着磁阻式随机存取存储器元件尺寸的微缩及单位密度的增加，存储器叠层结构与上、下层内连线电路结构的对准余裕度(alignmentwindow)的规范越来越严苛，因为若发生对准偏移，会造成接触面积不足而具有升高的串接电阻，导致磁阻式随机存取存储器数据写入或读取异常。如何确保磁阻式随机存取存储器的存储器叠层结构与内连线电路结构之间的对准准确度(alignmentaccuracy)，仍为本领域重要的课题。

技术实现要素：

本发明提出一种半导体结构及其制作方法，可提升存储器叠层结构与内连线电路结构之间的对准准确度。

根据本发明一实施例的一种半导体结构，包括一基底，定义有一元件区域以及一对准标记区域、一介电层设置在该基底上、一导电插塞设置在该元件区域上的该介电层中、一第一沟槽设置在该对准标记区域上的该介电层中、多个第二沟槽，设置在该第一沟槽正下方的该介电层中并且自该第一沟槽的一底面显露出来，以及一存储器叠层结构，设置在该介电层上，直接覆盖在该导电插塞的一顶面上并且填入该第一沟槽和该些第二沟槽中。

根据本发明一实施例的半导体结构的制作方法，包括以下步骤。首先，提供一基底，该基底包括一元件区域以及一对准标记区域。接着，在该基底上形成一第一介电层以及一第二介电层，然后在该元件区域上的该第二介电层中形成一导电插塞。接着，在该第二介电层上形成一掩模层，该掩模层包括一开口显露出该对准标记区域上的该第二介电层。后续，通过该开口进行一干蚀刻制作工艺，形成一第一沟槽和位于该第一沟槽正下方的多个第二沟槽，其中该第一沟槽贯穿该第二介电层并延伸至该第一介电层的一上部，该些第二沟槽完全位于该第一介电层中并且自该第一沟槽的一底面显露出来。移除该掩模层之后，在该第二介电层上形成一存储器叠层结构，该存储器叠层结构完全覆盖该导电插塞的一顶面并且填入该第一沟槽和该些第二沟槽中。

附图说明

图1至图14为本发明一实施例的半导体结构的制作方法的步骤示意图；

图15至图16为图1至图14所示实施例的一变化型的示意图。

主要元件符号说明

x方向p2化学机械研磨制作工艺

y方向208导电插塞

z方向220图案化掩模层

10基底222开口

10a表面e1湿蚀刻制作工艺

14元件区域e2干蚀刻制作工艺

16对准标记区域am对准标记特征

100第一介电层224第一沟槽

100a表面224a底面

102内连线结构226第二沟槽

102a插塞部226e底面

102b导线部226a群组

200第二介电层226b群组

202蚀刻停止层226c群组

204介电材料层226d群组

p1图案化制作工艺300存储器叠层结构

206接触孔302底电极层

207沟槽304磁隧穿结层

w1宽度306固定层

w2宽度308被固定层

207a群组310穿隧层

207b群组312自由层

207c群组314盖层

207d群组316顶电极层

210阻障层330存储单元结构

212导电材料p1-1图案化制作工艺

具体实施方式

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附附图均为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。

请参考图1至图14。图1至图14为根据本发明一实施例的半导体结构的制作方法的步骤示意图。半导体结构例如是一磁阻式随机存取存储器。图1、图5、图11和图12为面向由x方向和y方向定义的平面的顶视图，图2、图3、图4、图6至图10、图13和图14为沿着x方向和z方向定义的平面切过半导体结构的剖面示意图，其中，x方向不等于y方向，z方向垂直于x方向和y方向定义的平面。

如图1和图2所示，首先提供一基底10，例如是一硅基底、一硅覆绝缘基底、一三五族半导体基底等，但不限于此。基底10包括一表面10a，位于由x方向和y方向定义的平面上。基底10的不同区域定义有一元件区域14以及一对准标记区域16。基底10可包含例如金属氧化物半导体(metal-oxidesemiconductor,mos)晶体管等主动(有源)元件、被动元件、导电层以及例如层间介电层(interlayerdielectric,ild)等结构形成其中，为了简化图示，并未绘示于图中。如图2所示，基底10的表面10a上设有一第一介电层100，第一介电层100全面性地覆盖元件区域14和对准标记区域16，并且具有平坦的表面100a。第一介电层100包括介电材料，例如可包含氧化硅或低介电常数介电材料，例如氟硅玻璃(fluorinatedsilicaglass,fsg)、碳硅氧化物(sicoh)、旋涂硅玻璃(spin-onglass)、多孔性低介电常数介电材料(porouslow-kdielectricmaterial)或有机高分子介电材料，但不限于此。第一介电层100与基底10表面10a之间可包括一蚀刻停止层(图未示)。

请继续参考图2。元件区域14上的第一介电层100中可形成有至少一内连线结构102。内连线结构102为通过单镶嵌或双镶嵌制作工艺制作在第一介电层100中的金属内连线结构，可包括位于下方用来与下层基底10中的导电层(图未示)电连接的插塞部102a，以及位于插塞部102上方用来与后续制作在上层的结构电连接的导线部102b。内连线结构102材料可包含钨(w)、铜(cu)、铝(al)或其他金属材料。根据本发明一实施例，内连线结构102材料较佳包含铜(cu)。内连线结构102与第一介电层100之间可设有一阻障层(图未示)，材料可包括但不限于钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合，但不限于此。对准标记区域16上的第一介电层100中并未设有任何内连线结构102。

请参考图3。接着，在第一介电层100的表面100a上全面性地形成一第二介电层200完全覆盖元件区域14和对准标记区域16。根据本发明一实施例，第二介电层200是由介电材料构成，可包含一蚀刻停止层202以及一介电材料层204位于蚀刻停止层202上。蚀刻停止层202材料例如是氮化硅(sin)、碳氮化硅(sicn)或氮氧化硅(sion)，但不限于此。介电材料层204的材料包含氧化硅或低介电常数介电材料，例如氟硅玻璃(fluorinatedsilicaglass,fsg)、碳硅氧化物(sicoh)、旋涂硅玻璃(spin-onglass)、多孔性低介电常数介电材料(porouslow-kdielectricmaterial)或有机高分子介电材料，但不限于此。根据本发明一实施例，第一介电层100和第二介电层200包括不同的介电材料。根据本发明一实施例，第一介电层包括100低介电常数介电材料，第二介电层200的蚀刻停止层202包括碳氮化硅，介电材料层204包括氧化硅。

请参考图4和图5。接着，进行一图案化制作工艺p1，例如一光刻暨蚀刻制作工艺，以在元件区域14的第二介电层200中定义出多个接触孔206并且在对准标记区域16的第二介电层200中定义出多个开口，例如沟槽207。接触孔206各对准在一内连线结构102的正上方并且贯穿介电材料层204和蚀刻停止层202，底部显露出内连线结构102的顶面。沟槽207贯穿第二介电层200的介电材料层204和蚀刻停止层202，底部显露出第一介电层100的表面100a。在一些实施例中，沟槽207可略再往下延伸至第一介电层100中，底部略低于第一介电层100的表面100a。沟槽207具有一宽度w2，大于接触孔206的一宽度w1。须特别说明的是，图4的接触孔206的宽度w1和沟槽207的宽度w2并未按比例绘示，以便于同时将两者绘示在同一张图中进行说明。根据本发明一实施例，接触孔206的宽度w1介于15至25纳米(nm)之间，沟槽207的宽度w2介于200至400纳米之间，但不限于此。

值得注意的是，沟槽207的设置方式是根据后续的图案化制作工艺p3(绘示于图14)中所需的对准标记特征(alignmentmarkfeature)的图案来排列设置。根据本发明一实施例，如图5的顶视图所示，沟槽207排列在对准标记区域16上的介电材料层204的一预定范围内，例如是位于一预定的矩形范围内，可区分成沿着x方向(第一方向)延伸并沿着y方向(第二方向)平行排列的群组207a和群组207b，以及沿着y方向延伸并沿着x方向平行排列的群组207c和群组207d。在一些实施例中，x方向与y方为互相垂直。如图5所示，群组207a和群组207b设置在矩形范围的对角位置，群组207c和群组207d设置在矩形范围的另一对角位置。根据本发明一实施例，该些群组的沟槽207均包括相同尺寸。根据本发明另一实施例，不同群组的沟槽207可包括不同尺寸。需特别说明的是，图4左侧的对准标记区域16的剖面图例如是沿着x方向切过图5的群组207c中连续相邻的三个沟槽207的剖面图。

请参考图6。接着，在第二介电层200上全面性地沉积一阻障层210，共型地覆盖第二介电层200表面、接触孔206和沟槽207的底部和侧壁，然后在阻障层210上全面性地沉积一导电材料212填满接触孔206。阻障层210可以是利用原子层(ald)沉积制作工艺形成的单层或多层结构，材料可包含钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)，或其组合，但不限于此。导电材料212可以通过化学气相沉积(cvd)制作工艺、物理气相沉积(pvd)制作工艺或电镀制作工艺来形成，材料可包含金属材料，例如钨(w)、铜(cu)、铝(al)等，但不限于此。值得注意的是，由于接触孔206和沟槽207尺寸的差异，使得导电材料212的沉积厚度填满接触孔206时不会填满沟槽207。在一些实施例中，导电材料212的沉积厚度约介于500至700埃之间，但不限于此。

请参考图7。接着，对导电材料212进行一化学机械研磨(chemicalmechanicalpolishing,cmp)制作工艺p2，直到完全移除接触孔206和沟槽207之外的导电材料212和阻障层210并且显露出第二介电层200的表面。剩余在接触孔206内的阻障层210和导电材料212构成导电插塞208。导电插塞208可用来提供后续形成的存储单元(memorycell)结构330(绘示于图14)与内连线结构102之间的电连接。值得注意的是，化学机械研磨制作工艺p2后，沟槽207的底部和侧壁仍覆盖有导电材料212和阻障层210。

请参考图8。接着，在第二介电层200上形成一图案化掩模层220，例如是一图案化光致抗蚀剂层或一图案化硬掩模层。对准标记区域16上的图案化掩模层220包括一开口222，显露出沟槽207及沟槽207附近的第二介电层200。元件区域14的第二介电层200及导电插塞208完全被图案化掩模层220覆盖住，并未显露出来。

请参考图9。接着，可以选择性地进行一湿蚀刻制作工艺e1，自图案化掩模层220的开口222蚀刻移除填充在沟槽207内的阻障层210和导电材料212。

请参考图10、图11和图12。接着，以图案化掩模层220为蚀刻掩模进行一干蚀刻制作工艺e2，蚀刻移除自开口222显露出来的第二介电层200和部分第一介电层100，以将开口222的图案往下转移至第二介电层200和第一介电层100的上部，形成贯穿第二介电层200并延伸至第一介电层100上部的第一沟槽224。干蚀刻制作工艺e2例如是离子束蚀刻(ionbeametching,ibe)制作工艺或反应性离子蚀刻(reactiveionetching,rie)制作工艺，但不限于此。值得注意的是，在干蚀刻制作工艺e2过程中，自开口222显露出来的第二介电层200是作为其正下方的第一介电层100的蚀刻缓冲层(etchingbufferlayer)，因此相较于沟槽207正下方的第一介电层100，被第二介电层200覆盖的第一介电层100会被蚀刻移除较少厚度。因此，干蚀刻制作工艺e2后，沟槽207的图案可被往下转移至第一介电层100中，形成位于第一沟槽224正下方的多个第二沟槽226。

如图10所示，第一沟槽224的底面224a低于导电插塞208的底面，并且显露出第一介电层100内部的一表面。根据本发明一实施例，第一沟槽224的底面224a大致上和元件区域14的内连线结构102的导线部102b的底部齐平。该些第二沟槽226位于第一沟槽224的底面224a的正下方的第一介电层100中，各自从第一沟槽224的底面224a显露出来。第二沟槽226的底面226a显露出第一介电层100内部的另一表面，并未显露出基底10。换句话说，第二沟槽226是完全位于第一沟槽224正下方的第一介电层100中，且第一沟槽224和第二沟槽226整体并未贯穿第一介电层100。

干蚀刻制作工艺e2之后，接着完全移除第二介电层200上剩余的图案化掩模层220，显露出元件区域14的第二介电层200的介电材料层204和内连线结构102的顶面。

请参考图11和图12的顶视图。根据本发明一实施例，由于第二沟槽226的图案是由沟槽207的图案定义，因此第二沟槽226的排列方式会和图5的沟槽207相同，区分成沿着x方向(第一方向)延伸并沿着y方向(第二方向)平行排列的群组226a和群组226b，以及沿着y方向延伸并沿着x方向平行排列的群组226c和群组226d。在图11的实施例中，群组226a、群组226b、群组226c和群组226d是位于相同一个第一沟槽224的范围内，也就是说群组226a、群组226b、群组226c和群组226d的第二沟槽226是形成在相同一个第一沟槽224的底面224a的正下方，开口自相同一个第一沟槽224的底面224a显露出来。如前所述，沟槽207的位置是根据预计的对准标记特征的图案来排列设置，因此后续形成在第一介电层100中的第二沟槽226也会具有预计的对准标记特征的图案，构成一对准标记特征am。在图12的实施例中，第二沟槽226的群组226a、群组226b、群组226c、群组226d可分别位于不同第一沟槽224的范围内。也就是说，图12是前文的图8和图9中的图案化掩模层220包括多个开口222，分别显露出沟槽207的群组207a、群组207b、群组207c和群组207d，然后自该些开口222进行干蚀刻制作工艺e2后的结果。

请参考图13。接着，在第二介电层200上全面性地形成一存储器叠层结构300，直接覆盖在元件区域14的导电插塞208的顶面上并且填入对准标记区域16的第一沟槽226和第二沟槽226中。根据本发明一实施例，存储器叠层结构300例如是磁阻式随机存取存储器(mram)叠层结构，由下而上依序包括一底电极层302、一磁隧穿结(magnetictunnelingjunction,mtj)层304、一盖层314以及一顶电极层316。底电极层302和顶电极层316可包含相同或不同的导电材料，例如包含钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)，或其组合，但不限于此。盖层314材料可包含铝(al)、镁(mg)、钽(ta)、钌(ru)、氧化钨(wo2)、氧化镍(nio)、氧化镁(mgo)、氧化铝(al2o3)、氧化钽(ta2o5)、氧化钼(moo2)、氧化钛(tio2)、氧化钆(gdo)、氧化锰(mno)等金属或金属氧化物，但不限于此。磁隧穿结层304包括多层结构，例如包含一固定层(pinninglayer)306、一被固定层(pinnedlayer)308位于固定层306上、一隧穿层(tunnelinglayer)310位于被固定层308上以及一自由层(freelayer)312位于隧穿层310上。固定层306是用来固定或限制邻近层的磁化方向，主要包含反铁磁性(anti-ferromagnetic,afm)材料，例如铂锰(ptmn)、铱锰(irmn)、或铂铱(ptir)等，但不限于此。被固定层308和自由层312包含铁磁性材料(ferromagnetic)材料，例如各可包含铁(fe)、钴(co)、镍(ni)，铁镍(feni)、铁钴(feco)、钴镍(coni)、铁硼(feb)、铁铂(fept)、铁钯(fepd)、钴铁硼(cofeb)等，但不限于此。被固定层308的磁化方向被固定层306固定，而自由层312的磁化方向可通过外加磁场而改变。夹设在被固定层308和自由层312之间的穿隧层310包含绝缘材料，例如氧化镁(mgo)、氧化铝(al2o3)、氧化镍(nio)、氧化钆(gdo)、氧化钽(ta2o5)、氧化钼(moo2)、氧化钛(tio2)、氧化钨(wo2)等，但不限于此。上述磁隧穿结层304中的固定层306、被固定层308、隧穿层310和自由层312，各可以是单层或多层结构，厚度分别介于约几埃至几十纳米(nm)之间。

如图13所示，根据本发明一实施例，存储器叠层结构300完全填满第二沟槽226，但不会填满第一沟槽224。对准标记区域16内的存储器叠层结构300会随着第一沟槽224的底面224a和第二沟槽226的底面226a的高度差而具有高度差，构成城垛状的剖面结构。也就是说，若从顶视图来看，存储器叠层结构300的表面仍可显示出如图11或图12实施例所示第一沟槽224和第二沟槽226的图案以及由第二沟槽226构成的对准标记特征am的图案。

请参考图14。接着，进行一图案化制作工艺p3，以将元件区域14的存储器叠层结构300图案化成存储单元结构330。根据本发明一实施例，图案化制作工艺p3可包含以下步骤。首先，在顶电极层316上形成一硬掩模层(图未示)，然后进行一光刻暨蚀刻制作工艺以图案化该硬掩模层，定义出预计形成的存储单元结构330的图案，再以图案化的掩模层为蚀刻掩模进行一蚀刻制作工艺(例如一反应性离子蚀刻制作工艺)蚀刻移除显露出来的顶电极层316和盖层314，获得图案化的顶电极层316和盖层314，接着再以图案化的顶电极层316为蚀刻掩模对磁隧穿结层304和底电极层302进行另一蚀刻制作工艺(例如一离子束蚀刻制作工艺)，以将顶电极层316的图案再往下转移至磁隧穿结层304和底电极层302，获得存储单元结构330。

存储单元结构330需对准在导电插塞208的正上方，以能获得底电极302层与导电插塞208之间较佳的电联接品质。若上述图案化硬掩模层(图未示)的光刻制作工艺发生对准偏移，会导致存储单元结构330与导电插塞208之间的对准误差，使两者之间的接触面积变小而具有升高的串接电阻，影响到磁阻式随机存取存储器的效能。本发明的图案化制作工艺p3通过对准至由第二沟槽226构成的对准标记特征am，可减少制作工艺中发生对准偏移的情况，使获得的存储单元结构330较准确对准在导电插塞208上。

请参考图15和图16。图15和图16为前文图1至图14所述实施例的一变化型，其中图15至图16的制作工艺阶段对应至图4至图7的制作工艺阶段。如第15图所示，形成第二介电层200后，接着进行图案化制作工艺p1以在元件区域14的第二介电层200中定义出接触孔206，但是并未在对准标记区域16的第二介电层200中定义出任何图案。如图16所示，在完成化学机械研磨制作工艺p2形成导电插塞208之后，再进行另一图案化制作工艺p1-1，例如一光刻暨蚀刻制作工艺，以在对准标记区域16的第二介电层200中定义出沟槽207。在图15和图16所示变化型中，由于沟槽207是在完成化学机械研磨制作工艺p2之后才制作，因此沟槽207内不会有导电材料212和阻障层210填充，故形成图案化掩模层220(参考图8)之后并不需要进行湿蚀刻制作工艺e1(参考图9)，可直接进行干蚀刻制作工艺e2(参考图10)。

综上所述，本发明提供的磁阻式随机存取存储器的制作方法通过在形成导电插塞208之后，沉积存储器叠层结构300之前，特别针对对准标记区域16进行各向异性的干蚀刻制作工艺e2，将定义在与导电插塞208同层介电层(即第二介电层200)中的沟槽207的图案往下转移至下层介电层(即第一介电层100)中而形成第二沟槽226，后续利用第二沟槽226构成的对准标记特征am进行存储器叠层结构300的图案化，可以使获得的存储单元结构330较准确对准在导电插塞208上，确保存储单元结构330与导电插塞208之间的电连接品质。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属于本发明的涵盖范围。