半导体装置及其制造方法与流程

本公开的各种实施方式涉及半导体装置及其制造方法，更具体地，涉及一种三维半导体装置及其制造方法。

背景技术：

通常，半导体装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可包括按照各种结构布置的存储器单元。为了增加半导体装置的集成度，已提出了三维半导体装置。然而，在制造三维半导体装置的工艺期间，可能由于各种原因而发生工艺失败。工艺失败可降低所得半导体装置的操作可靠性或者导致半导体装置的操作故障。

技术实现要素：

本公开的实施方式可提供一种半导体装置，该半导体装置包括设置在栅极层叠物上方的具有顶表面和侧壁的蚀刻停止图案，栅极层叠物具有与导电图案交替地层叠的层间绝缘层。该半导体装置还包括穿过蚀刻停止图案和栅极层叠物的多个沟道结构。该半导体装置还包括延伸以覆盖蚀刻停止图案的顶表面和侧壁的绝缘层，其中，在绝缘层的侧壁中包括凹陷。该半导体装置另外包括接触插塞，该接触插塞穿过绝缘层以使得该接触插塞联接到所述多个沟道结构中的沟道结构。

本公开的实施方式可提供一种制造半导体装置的方法，该方法包括以下步骤：形成包括交替地层叠的第一材料层和第二材料层的层叠物；在层叠物上形成蚀刻停止层；以及形成包括穿过蚀刻停止层的多个垂直部的绝缘层。该方法还包括形成狭缝，该狭缝延伸以穿过彼此相邻的多个垂直部之间的蚀刻停止层并延伸穿过层叠物。该方法还包括通过狭缝利用线图案替换第二材料层。

附图说明

图1a和图1b是示意性地示出根据实施方式的半导体装置的图。

图2是示意性地示出根据实施方式的外围电路结构的截面图。

图3a至图3e是示意性地示出根据实施方式的半导体装置的立体图。

图4是示出图3c的区域x的放大图。

图5a和图5b是示出根据实施方式的半导体装置的各种截面图。

图6是示出根据实施方式的上绝缘层的垂直部的布局和蚀刻停止图案的布局的平面图。

图7是示出图5a和图5b中的每一个的区域y的放大截面图。

图8、图9a、图9b、图10a、图10b、图11a至图11c、图12a和图12b是示出根据实施方式的半导体装置的制造方法的图。

图13是示出根据实施方式的存储器系统的配置的框图。

图14是示出根据实施方式的计算系统的配置的框图。

具体实施方式

以下参照附图更充分地描述示例实施方式；然而，这些实施方式可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将能够实现并向本领域技术人员传达示例实施方式的范围。

将理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。例如，在不脱离本公开的教导的情况下，下面所讨论的第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。

将理解，当元件被称为“联接”或“连接”到另一元件时，其可直接联接或连接到另一元件，或者可在它们之间存在中间元件。相反，应该理解，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。诸如“在…之间”、“直接在…之间”、“与…相邻”或“与…直接相邻”的说明元件之间的关系的其它表达应该以相同的方式解释。

本文所使用的术语仅是为了描述特定实施方式，而非意在限制。在本公开中，除非上下文另外清楚地指示，否则单数形式也旨在包括复数形式。将进一步理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定存在所述特征、整数、步骤、操作、元件、组件和/或其组合，但不排除一个或更多个其它特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。

本公开的实施方式提供一种具有改进的操作可靠性的半导体装置以及该半导体装置的制造方法。

图1a和图1b是示意性地示出根据实施方式的半导体装置的图。

参照图1a和图1b，各个半导体装置可包括设置在基板sub上方的外围电路结构pc和单元阵列car。

基板sub可以是单晶半导体层。例如，基板sub可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长方法形成的薄外延层。

单元阵列car可包括多个存储块。各个存储块可包括多个单元串。各个单元串可电联接到位线、源极线、字线和选择线。各个单元串可包括彼此串联联接的存储器单元和选择晶体管。各条选择线可用作与之对应的选择晶体管的栅电极。各条字线可用作与之对应的存储器单元的栅电极。

外围电路结构pc可包括与单元阵列car电联接的n型金属氧化物半导体(nmos)晶体管和p型金属氧化物半导体(pmos)晶体管、电阻器和电容器。nmos晶体管和pmos晶体管、电阻器和电容器可用作形成行解码器、列解码器、页缓冲器和控制电路的元件。

如图1a所示，外围电路结构pc可设置在基板sub的不与单元阵列car交叠的区域上。

另选地，如图1b所示，外围电路结构pc可设置在单元阵列car和基板sub之间。在这种情况下，由于外围电路结构pc与单元阵列car交叠，所以用于安装单元阵列car和外围电路结构pc的基板sub的表面积可减小。

图2是示意性地示出根据实施方式的外围电路结构pc的截面图。图2所示的外围电路结构pc可被包括在图1a所示的外围电路结构pc中，或者被包括在图1b所示的外围电路结构pc中。

参照图2，外围电路结构pc可包括外围栅电极pg、外围栅极绝缘层pgi、结jn、外围电路线pcl和外围接触插塞pcp。

外围栅电极pg可用作外围电路结构pc的nmos晶体管和pmos晶体管的栅电极。外围栅极绝缘层pgi可设置在各个外围栅电极pg和基板sub之间。

结jn可以是通过将n型或p型杂质注入到基板sub的各个有源区域中而限定的区域，并且可设置在各个外围栅电极pg的相对侧并用作源结和漏结。基板sub的有源区域可由形成在基板sub中的隔离层iso分割。隔离层iso可由绝缘材料形成。

外围电路线pcl可通过外围接触插塞pcp电联接到外围电路结构pc的电路。

外围电路绝缘层pil可覆盖外围电路结构pc的电路、外围电路线pcl和外围接触插塞pcp。外围电路绝缘层pil可包括按照多层结构层叠的绝缘层。

图3a至图3e是示意性地示出根据实施方式的半导体装置的立体图。在图3a至图3e中，省略了绝缘层的例示。

参照图3a至图3e，半导体装置可包括多个存储器串cst。存储器串cst可包括沿着沟道结构ch布置的存储器单元和选择晶体管。例如，各个存储器串cst可包括通过对应沟道结构ch串联联接的存储器单元和选择晶体管。各个存储器串cst的存储器单元可按照三维结构布置以增强半导体装置的集成度。

各个沟道结构ch可在第一方向i上延伸并电联接到对应位线bl。位线bl可在与第一方向i交叉的水平面上在第二方向ii上延伸。位线bl可经由接触插塞dct联接到对应沟道结构ch。接触插塞dct可与位线bl直接接触并朝着对应沟道结构ch延伸。

存储器单元的栅极和选择晶体管的栅极可联接到在第一方向i上层叠并彼此间隔开的导电图案cp1至cpn。导电图案cp1至cpn可用作字线wl、源极选择线ssl和漏极选择线dsl。导电图案cp1至cpn可分别设置在沿第一方向i依次层叠并彼此间隔开的第一至第n层中。第一层可被定义为最远离位线bl的层。第n层可被定义为最接近位线bl的层。

沟道结构ch可朝着位线bl比设置在第n层中的第n图案cpn突出更远。

参照图3a至图3d，导电图案cp1至cpn中的至少第n图案cpn可用作漏极选择线dsl。本公开不限于此。例如，设置在两个或更多个层中的导电图案可用作漏极选择线dsl。在所示的实施方式中，第n图案cpn和设置在第n-1层中的第n-1图案cpn-1可用作漏极选择线dsl。

导电图案cp1至cpn当中的设置在第一层中的至少第一图案cp1可用作源极选择线ssl。本公开不限于此。例如，设置在两个或更多个层中的导电图案可用作源极选择线ssl。在所示的实施方式中，第一图案cp1和设置在第二层中的第二图案cp2可用作源极选择线ssl。

设置在漏极选择线dsl和源极选择线ssl之间的导电图案(例如，cp3至cpn-2)可用作字线wl。

导电图案cp1至cpn中的每一个可通过第一狭缝si1被划分成对应层中的部分。各个漏极选择线dsl可不仅通过第一狭缝si1而且通过第二狭缝si2被划分成对应层中的部分。然而，本公开不限于此。尽管未示出，在实施方式中，各个源极选择线ssl可不仅通过第一狭缝si1而且通过第三狭缝被划分成对应层中的部分。尽管未示出，在实施方式中，可省略第二狭缝si2。

第二狭缝si2或第三狭缝可与字线wl的各个层交叠。在实施方式中，第二狭缝si2或第三狭缝可能不穿透字线wl。

第一狭缝si1和第二狭缝si2可在水平面上在第三方向iii上延伸。第三方向iii可被定义为与第一方向i和第二方向ii交叉的方向。

由各条字线wl共享的沟道结构ch可被划分为由各个不同的漏极选择线dsl控制的两个或更多个组。在实施方式中，漏极选择线dsl可包括通过第二狭缝si2彼此分离的第一漏极选择线和第二漏极选择线。在这种情况下，由各条字线wl共享的沟道结构ch可被划分为由第一漏极选择线控制的第一组以及由第二漏极选择线控制的第二组。

多个字线wl、多个漏极选择线dsl和多个源极选择线ssl各自可共同包围一行或更多行的沟道结构ch。

沟道结构ch的布置方式可形成锯齿形形状。本公开的实施方式不限于此。在实施方式中，沟道结构ch可在第二方向ii和第三方向iii上彼此平行布置。

设置在同一层中的漏极选择线dsl可通过第一狭缝si1和第二狭缝si2彼此分离。各个字线wl可延伸以与第二狭缝si2交叠而不被第二狭缝si2穿透。尽管未示出，在实施方式中，设置在同一层中的源极选择线ssl可不仅通过第一狭缝si1而且通过第三狭缝彼此分离。在这种情况下，各个字线wl可延伸以与第三狭缝交叠而不被第三狭缝穿透。

参照图3a、图3b和图3d，各个沟道结构ch可穿过漏极选择线dsl、字线wl和源极选择线ssl。参照图3c，各个沟道结构ch可穿过漏极选择线dsl和字线wl。

参照图3a和图3b，沟道结构ch可直接联接到设置在导电图案cp1至cpn下方的源极层sl。源极层sl可具有各种结构。

参照图3a，源极层sl可与沟道结构ch的各个底表面接触。源极层sl可由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可包括n型杂质。在实施方式中，可通过将来自参照图1a描述的基板sub的表面的源极掺杂剂注入到基板sub中来形成源极层sl。在实施方式中，可通过在参照图1b描述的基板sub上沉积掺杂半导体层来形成源极层sl。在这种情况下，绝缘层可设置在基板sub和掺杂半导体层之间。在实施方式中，掺杂半导体层可包括掺杂硅。

各个沟道结构ch可与源极表面sl的顶表面接触，穿过导电图案cp1至cpn，并在第一方向i上朝着位线bl延伸。各个沟道结构ch的侧壁可由多层层ml包围。多层层ml可沿着对应沟道结构ch的侧壁延伸。沟道结构ch的顶表面和底表面可开放而不被多层层ml封闭。

参照图3b，沟道结构ch可穿过导电图案cp1至cpn并延伸到源极层sl中。各个沟道结构ch的侧壁的一部分可与源极层sl接触。

源极层sl可包括第一源极层sl1和接触源极层cts。源极层sl还可包括第二源极层sl2。沟道结构ch可穿过第二源极层sl2和接触源极层cts并延伸到第一源极层sl1中。

第一源极层sl1可包围沟道层ch的各个下端。第一源极层sl1可由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可包括n型杂质。在实施方式中，可通过将来自参照图1a描述的基板sub的表面的源极掺杂剂注入到基板sub中来形成第一源极层sl1。在实施方式中，可通过在参照图1b描述的基板sub上沉积掺杂半导体层来形成第一源极层sl1。在这种情况下，绝缘层可设置在基板sub和掺杂半导体层之间。在实施方式中，掺杂半导体层可包括掺杂硅。

接触源极层cts可设置在第一源极层sl1上并与第一源极层sl1的顶表面接触。接触源极层cts可与沟道结构ch的侧壁的部分接触并包围沟道结构ch。

沿着各个沟道结构ch的侧壁延伸的多层层可通过接触源极层cts被划分为第一多层图案ml1和第二多层图案ml2。第一多层图案ml1可被定义为包围对应沟道结构ch的上端的图案。第二多层图案ml2可被定义为设置在第一源极层sl1和对应沟道结构ch之间的图案。

第二源极层sl2可设置在接触源极层cts和源极选择线ssl之间。第二源极层sl2可形成为包围第一多层图案ml1。在一些情况下可省略第二源极层sl2。第二源极层sl2可由第一狭缝si1穿透。

接触源极层sts和第二源极层sl2可各自由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可包括n型杂质。在实施方式中，掺杂半导体层可包括掺杂硅层。

图4是示出图3c的区域x的放大图。

参照图3c和图4，各个沟道结构ch可联接到与之对应的下沟道结构lpc。

下沟道结构lpc可联接到对应沟道结构ch的下端。各个沟道结构ch可由多层层ml包围。多层层ml可沿着对应沟道结构ch的侧壁延伸。沟道结构ch的顶表面和底表面可开放而不被多层层ml封闭。

下沟道结构lpc可穿过设置在字线wl下方的至少一个源极选择线ssl。下沟道结构lpc的侧壁可由栅极绝缘层gi包围。栅极绝缘层gi可沿着下沟道结构lpc的侧壁延伸。下沟道结构lpc的顶表面和底表面可开放而不被栅极绝缘层gi封闭。

源极层sl可与下沟道结构lpc的底表面接触。源极层sl可由与参照图3a描述的源极层sl的材料相同的材料形成。

参照图3d，各个沟道结构ch可包括穿过导电图案cp1至cpn的柱部pl以及从柱部pl水平地延伸的水平部hp。沟道结构ch的水平部hp可平行于第一图案cp1的下表面延伸。水平部hp可通过从第一狭缝si1延伸的狭缝延伸部sie来彼此分离。掺杂区域da可设置在水平部hp下方。换言之，水平部hp可设置在掺杂区域da和第一图案cp1之间。

在实施方式中，掺杂区域da可由包括阱掺杂剂的掺杂半导体层形成。阱掺杂剂可包括p型杂质。在实施方式中，可通过将来自参照图1a描述的基板sub的表面的阱掺杂剂注入到基板sub中预定厚度来形成掺杂区域da。在实施方式中，可通过在参照图1b描述的基板sub上沉积掺杂半导体层来形成掺杂区域da。在这种情况下，绝缘层可设置在基板sub和掺杂半导体层之间。在实施方式中，掺杂半导体层可包括掺杂硅。

各个柱部pl的侧壁可由多层层ml包围。多层层ml可在对应水平部hp与第一图案cp1之间延伸。多层层ml可在对应水平部hp与掺杂区域da之间延伸。

参照图3e，导电图案cp1至cpn可通过第一狭缝si1被划分成源极侧导电图案cp_s和漏极侧导电图案cp_d。

源极侧导电图案cp_s当中设置在第n层中的至少第n源极侧图案cpn可用作源极选择线ssl。本公开不限于此。例如，设置在两个或更多个层中的导电图案可各自用作源极选择线ssl。在所示的实施方式中，源极侧导电图案cp_s当中分别设置在第n层和第n-1层中的第n源极侧图案cpn和第n-1源极侧图案cpn-1可各自用作源极选择线ssl。源极侧导电图案cp_s当中设置在源极选择线ssl下方的导电图案(例如，cp1至cpn-2)可用作源极侧字线wl_s。

漏极侧导电图案cp_d当中设置在第n层中的至少第n漏极侧图案cpn可用作漏极选择线dsl。本公开不限于此。例如，设置在两个或更多个层中的导电图案可各自用作漏极选择线dsl。在所示的实施方式中，漏极侧导电图案cp_d当中分别设置在第n层和第n-1层中的第n漏极侧图案cpn和第n-1漏极侧图案cpn-1可各自用作漏极选择线dsl。漏极侧导电图案cp_d当中设置在漏极选择线dsl下方的导电图案(例如，cp1至cpn-2)可用作漏极侧字线wl_d。

公共源极线csl可设置在源极侧导电图案cp_s上方。公共源极线csl可设置在与位线bl不同的层中。公共源极线csl和位线bl可由导电材料形成并且彼此间隔开。例如，公共源极线csl可设置在位线bl和源极侧导电图案cp_s之间。

各个沟道结构ch可包括源极侧柱s_pl、漏极侧柱d_pl和水平部hp。漏极侧柱d_pl可电联接到对应位线bl。漏极侧柱d_pl可延伸以穿过漏极侧导电图案cp_d并且联接到水平部hp。源极侧柱s_pl可电联接到公共源极线csl。源极侧柱s_pl可延伸以穿过源极侧导电图案cp_s并且联接到水平部hp。水平部hp可被嵌入在管栅极pg中。源极侧柱s_pl和漏极侧柱d_pl可在第一方向i上从水平部hp延伸。管栅极pg可设置在源极侧导电图案cp_s和漏极侧导电图案cp_d下方，并形成为包围水平部hp。管栅极pg可用作管式晶体管的栅极。管式晶体管可响应于传输到管栅极pg的信号来通过水平部hp将源极侧柱s_pl和漏极侧柱d_pl电联接。

各个沟道结构ch的外表面可由多层层ml包围。多层层ml可沿着对应沟道结构ch的漏极侧柱d_pl、水平部hp和源极侧柱s_pl的外表面延伸。

第一狭缝si1可形成在沿第二方向ii彼此相邻的源极侧导电图案cp_s和漏极侧导电图案cp_d之间，并且可在第三方向iii上延伸。源极侧导电图案cp_s、漏极侧导电图案cp_d和公共源极线csl中的每一个可形成为在第三方向iii上延伸的线性形状。

参照图3a至图3e描述的字线wl、wl_d和wl_s可用作存储器单元的栅极。各个漏极选择线dsl可用作漏极选择晶体管的栅极。各个源极选择线ssl可用作源极选择晶体管的栅极。多层层ml、ml1和ml2可包括用于存储数据的数据存储层。

图3a至图3e所示的各个沟道结构ch可包括在第n图案cpn上方朝着对应位线bl突出的上端。各个接触插塞dct与对应第n图案cpn之间的距离可与对应沟道结构ch的上端的长度成比例。各个沟道结构ch的上端的长度可考虑工艺余量根据半导体装置的设计规则以各种值设计。

可通过形成为包围沟道结构ch的上端的蚀刻停止图案来防止由于各个接触插塞dct的未对准而导致的工艺失败。参照图5a和图5b描述包围各个沟道结构ch的上端的蚀刻停止图案。

图5a和图5b是示出根据实施方式的半导体装置的各种截面图。

参照图5a和图5b，半导体装置可包括栅极层叠物gst。栅极层叠物gst可设置在蚀刻停止图案es下方。换言之，蚀刻停止图案es可设置在栅极层叠物gst上。各个栅极层叠物gst可包括在第一方向i上交替地层叠的层间绝缘层ild和导电图案cpk至cpn。图5a和图5b中的每一个示出形成各个栅极层叠物gst的上部的层间绝缘层ild和导电图案cpk至cpn。图5a和图5b中的每一个所示的导电图案cpk至cpn可对应于图3a至图3e中的每一个所示的导电图案cp1至cpn中的第k图案cpk至第n图案cpn。第k图案cpk可以是图3a至图3e中的每一个所示的导电图案cp1至cpn当中设置在第k层中的图案。根据本公开的实施方式的各个栅极层叠物gst还可包括图3a至图3e中的每一个所示的导电图案cp1至cpn当中的第一图案cp1至设置在第k-1层中的第k-1图案cpk-1。

导电图案cpk至cpn中的每一个可包括栅极导电层。例如，栅极导电层可包括掺杂硅层、金属硅化物层和金属层中的至少一个。例如，金属层可包括诸如钨、镍或钴的低电阻金属以提供低电阻栅极导电层。栅极导电层还可包括屏障层。屏障层可以是用于防止金属从金属层扩散的层，并且可包括例如金属氮化物层。例如，金属氮化物层可包括氮化钛、氮化钽层等。

层间绝缘层ild可包括氧化物(例如，氧化硅)。

在第二方向ii上彼此相邻的栅极层叠物gst可通过狭缝si彼此分离。第二方向ii可以是平行于与第一方向i交叉的水平面的方向。层间绝缘层ild和导电图案cpk至cpn可各自在第二方向ii和第三方向iii上延伸。第三方向iii可以是平行于与第一方向i交叉的水平面并与第二方向ii交叉的方向。

蚀刻停止图案es和栅极层叠物gst可由沟道结构ch穿透。各个沟道结构ch可由对应蚀刻停止图案es和对应栅极层叠物gst包围。各个沟道结构ch可在第n图案cpn上方突出并具有由对应蚀刻停止图案es包围的上端。

栅极层叠物gst可在横向方向上比蚀刻停止图案es突出更远。栅极层叠物gst可朝着狭缝si比蚀刻停止图案es突出更远。例如，层间绝缘层ild和导电图案cpk至cpn可各自朝着狭缝si比蚀刻停止图案es突出更远。

蚀刻停止图案es可由上绝缘层ud包围。上绝缘层ud可包括氧化物。例如，氧化物可包括氧化硅。蚀刻停止图案es可包括具有不同于层间绝缘层ild和上绝缘层ud的蚀刻速率的材料。例如，蚀刻停止图案es可包括氮化物。例如，氮化物可包括氮化硅。

上绝缘层ud可延伸以覆盖蚀刻停止图案es的各个顶表面和各个侧壁。上绝缘层ud可包括朝着狭缝si延伸的侧壁。凹陷dp可形成在上绝缘层ud的侧壁中。凹陷dp可与穿过蚀刻停止图案es的沟道结构ch的上端交叠。如所示，例如，交叠发生在第二方向ii上。

上绝缘层ud可包括垂直部p1和水平部p2。上绝缘层ud的垂直部p1可分别设置在蚀刻停止图案es的面向狭缝si的侧壁上。水平部p2可从垂直部p1延伸以覆盖蚀刻停止图案es的顶表面。

水平部p2和栅极层叠物gst可朝着狭缝si比垂直部p1突出更远。换言之，水平部p2可在与第一方向i交叉的横向方向上比垂直部p1和栅极层叠物gst突出更远。在上述结构中，上绝缘层ud的凹陷dp可分别限定在垂直部p1的侧壁中。

半导体装置还可包括第一阻挡绝缘层bi1。第一阻挡绝缘层bi1可沿着层间绝缘层ild与导电图案cpk至cpn之间的界面延伸。第一阻挡绝缘层bi1可延伸以覆盖导电图案cpk至cpn的面向沟道结构ch的侧壁。比垂直部p1突出更远的水平部p2的各个表面可由对应第一阻挡绝缘层bi1覆盖。垂直部p1的各个侧壁可由对应第一阻挡绝缘层bi1覆盖。

第一阻挡绝缘层bi1可包括具有高介电常数的绝缘材料。例如，第一阻挡绝缘层bi1可包括金属氧化物。例如，金属氧化物可包括氧化铝。对于一些实施方式，可省略第一阻挡绝缘层bi1。

狭缝si可由垂直结构vs填充。垂直结构vs可延伸以覆盖栅极层叠物gst的侧壁和上绝缘层ud的侧壁，并且包括朝着凹陷dp突出的突起。

在实施方式中，垂直结构vs可包括填充狭缝si的绝缘材料。在实施方式中，垂直结构vs可包括侧壁绝缘层和垂直导电图案。侧壁绝缘层可延伸以覆盖狭缝si的侧壁，并且垂直导电图案可填充由侧壁绝缘层限定的狭缝si的中央区域。

在形成第一阻挡绝缘层bi1的情况下，垂直结构vs可形成在第一阻挡绝缘层bi1上。

上绝缘层ud的水平部p2可由接触插塞ct穿透。各个接触插塞ct可与图3a至图3e中的每一个所示的接触插塞dct对应。各个接触插塞ct可联接到对应沟道结构ch。接触插塞ct可包括导电材料。

各个沟道结构ch可包括芯绝缘层co、半导体层se和封盖图案cap。芯绝缘层co可包括绝缘材料(例如，氧化物)。半导体层se可沿着芯绝缘层co的侧壁延伸以覆盖芯绝缘层co。半导体层se可用作电荷通过其移动的沟道。例如，半导体层se可包括硅。芯绝缘层co可形成至低于半导体层se的高度。半导体层se可在第一方向i上比芯绝缘层co突出更远。封盖图案cap可设置在芯绝缘层co上，并且由比芯绝缘层co突出更远的半导体层se的上端包围。封盖图案cap可与半导体层se接触。封盖图案cap可包括掺杂有掺杂剂的掺杂半导体层。例如，掺杂半导体层可包括掺杂硅。封盖图案cap可包括n型掺杂剂。接触插塞ct可联接到对应封盖图案cap。封盖图案cap可用作结。

包围各个沟道结构ch的多层层ml可沿着对应沟道结构ch的侧壁延伸。

在接触插塞ct对准期间，如图5a所示，接触插塞ct的中心轴线可与对应沟道结构ch的中心轴线对准而没有对准误差。与此不同，在接触插塞ct对准期间，如图5b所示，由于未对准，接触插塞ct可向沟道结构ch的一侧偏置。

在制造半导体装置的工艺期间，狭缝si可开放，并且用于蚀刻停止图案es的蚀刻停止层可通过狭缝si暴露。在制造半导体装置的工艺期间，蚀刻停止层的通过狭缝si暴露的部分可被去除以形成凹陷dp。即使在狭缝si开放之后蚀刻停止层被部分地去除时，蚀刻停止层的由上绝缘层ud的垂直部p1保护的另一部分可保留作为蚀刻停止图案es。

在蚀刻上绝缘层ud以形成接触插塞ct的工艺期间，通过蚀刻停止图案es与上绝缘层ud之间的蚀刻速率的差异，可防止第n图案cpn暴露。例如，如图5b所示，在发生接触插塞ct的未对准的情况下，在上绝缘层ud被蚀刻的同时，各个蚀刻停止图案es的一部分可被蚀刻。然而，由于蚀刻停止图案es对用于蚀刻上绝缘层ud的蚀刻材料具有高抵抗力，所以蚀刻停止图案es难以被接触插塞ct完全穿透。因此，在本公开的实施方式中，由于接触插塞ct的未对准而引起的穿孔现象可减轻。

图6是示出根据实施方式的上绝缘层ud的垂直部p1的布局和蚀刻停止图案es的布局的平面图。图6是沿着图5a的线a-a’截取的半导体装置的横截面图。

参照图6，各个蚀刻停止图案es可在与第一方向i交叉的水平面上沿着彼此交叉的第二方向ii和第三方向iii延伸。垂直部p1和垂直结构vs可各自沿着第三方向iii按照线性形状延伸。多个垂直部p1可彼此面对，并且垂直结构vs插置在多个垂直部p1之间。第一阻挡绝缘层bi1可沿着对应垂直部p1与垂直结构vs之间的界面延伸。

穿过各个蚀刻停止图案es的沟道结构ch可沿着第二方向ii和第三方向iii按照锯齿形方式布置。本公开的实施方式不限于此。穿过各个蚀刻停止图案es的沟道结构ch可沿着第二方向ii和第三方向iii彼此平行布置。

如所示，各个沟道结构ch可具有圆形横截面。本公开的实施方式不限于此。例如，各个沟道结构ch的横截面形状可按照各种方式改变以具有例如三角形、矩形、多边形或椭圆形形状。各个沟道结构ch可包括由半导体层se包围的封盖图案cap并且可由多层层ml包围。

图7是示出图5a和图5b中的每一个的区域y的放大截面图。

参照图7，多层层ml可沿着对应沟道结构ch与对应栅极层叠物gst之间的界面延伸。多层层ml可包括围绕对应沟道结构ch的隧道绝缘层ti、围绕隧道绝缘层ti的数据存储层dl和围绕数据存储层dl的第二阻挡绝缘层bi2。

数据存储层dl可由电荷捕获层、包括导电纳米点的材料层或相变材料层形成。

数据存储层dl可使用由对应沟道结构ch与图5a或图5b所示的导电图案cpk至cpn的字线之间的电压差导致的福勒-诺德海姆(fowler-nordheim)隧穿存储要改变的数据。为此，数据存储层dl可由能够捕获电荷的氮化硅形成。

数据存储层dl可基于福勒-诺德海姆隧穿以外的操作原理来存储数据。例如，数据存储层dl可由相变材料层形成并且可响应于相变来存储数据。

第二阻挡绝缘层bi2可包括能够阻挡电荷的氧化物。隧道绝缘层ti可包括使电荷隧穿成为可能的氧化硅。

对于一些实施方式，可省略第一阻挡绝缘层bi1和第二阻挡绝缘层bi2中的任一个。

尽管未示出，对于一些实施方式，隧道绝缘层ti和数据存储层dl中的至少一个可沿着第一阻挡绝缘层bi1与层间绝缘层ild之间的界面以及沟道结构ch与第一阻挡绝缘层bi1之间的界面延伸。

图8、图9a、图9b、图10a、图10b、图11a至图11c、图12a和图12b是示出根据实施方式的半导体装置的制造方法的图。

图8示出穿过预备层叠物st和蚀刻停止层111的沟道结构129。

参照图8，可通过交替地层叠第一材料层101和第二材料层103来形成预备层叠物st。第一材料层101可以是用于图5a或图5b所示的层间绝缘层ild的绝缘材料。第二材料层103可具有不同于第一材料层101的蚀刻速率。例如，各个第一材料层101可包括诸如氧化硅层的氧化物，各个第二材料层103可包括诸如氮化硅层的氮化物。第一材料层101中的最上材料层可设置在预备层叠物st的最上层中。

可在预备层叠物st上形成蚀刻停止层111。蚀刻停止层111可具有不同于第一材料层101的蚀刻速率。例如，蚀刻停止层111可包括与第二材料层103相同的材料。例如，蚀刻停止层111和第二材料层103各自可包括氮化物。

形成沟道结构129的步骤可包括形成穿过预备层叠物st的孔h的步骤以及利用各个沟道结构129填充孔h的步骤。形成沟道结构129的步骤还可包括在形成沟道结构129之前在对应孔h的侧壁上形成多层层ml的步骤。在这种情况下，各个沟道结构129可形成在对应多层层121上。

形成多层层121的步骤可包括从各个孔h的侧壁朝着各个孔h的中央区域依次层叠阻挡绝缘层、数据存储层和隧道绝缘层的步骤。阻挡绝缘层可包括能够阻挡电荷的绝缘层。例如，阻挡绝缘层可包括氧化物。数据存储层可由电荷捕获层、包括导电纳米点的材料层或相变材料层形成。例如，数据存储层可包括氮化硅。隧道绝缘层可包括使得电荷隧穿成为可能的绝缘材料。例如，隧道绝缘层可包括氧化硅。

各个沟道结构129可包括半导体层123、芯绝缘层125和封盖图案127。可沿着各个孔h的侧壁适形地形成半导体层123。例如，可通过沉积硅层来形成半导体层123。可利用芯绝缘层125和封盖图案127来填充由半导体层123限定的各个孔h的中央区域。

芯绝缘层125可包括氧化物。芯绝缘层125的高度可被控制为低于各个孔h的高度。为了控制芯绝缘层125的高度，可去除孔h中的芯绝缘层125的部分。

封盖图案127可设置在芯绝缘层125上并由半导体层123的上端包围。封盖图案127可包括掺杂半导体层。例如，封盖图案127可包括掺杂硅。封盖图案127可包括n型掺杂剂。在实施方式中，与封盖图案127接触的半导体层123的上端可通过诸如激光退火工艺的工艺连同封盖图案127一起再结晶。

图9a和图9b示出穿过蚀刻停止层的沟槽131。图9a是示出沟道结构129和沟槽131的布局的平面图。图9b是沿着图9a的线c-c’截取的截面图。

参照图9a和图9b，可形成沟槽131以穿过图8所示的蚀刻停止层111。由此，蚀刻停止层可被划分成蚀刻停止图案111p1和第一虚拟图案111p2a。各个蚀刻停止图案111p1可按组包围沟道结构129。例如，沟道结构129可被划分成多个组gr。各个组gr可由对应蚀刻停止图案111p1包围。

沟槽131可在组gr之间的边界中彼此平行延伸。第一虚拟图案111p2a可以是蚀刻停止层的保留在由沟道结构129形成的组gr之间的边界中彼此相邻的沟槽131之间的部分区域。

沟槽131可通过光刻工艺形成。在实施方式中，形成沟槽131的工艺可以是与形成图3a至图3d中的每一个所示的第二狭缝si2的工艺相同的工艺。尽管未示出，第二狭缝si2可具有大于各个沟槽131的宽度，并且穿过各个组gr的沟道结构129之间的预备层叠物st的部分和蚀刻停止图案111p1。在实施方式中，形成沟槽131的工艺可作为与形成第二狭缝si2的工艺分离的单独工艺执行。

图10a和图10b示出狭缝141和上绝缘层133。图10a是示出上绝缘层的垂直部133p1的布局和蚀刻停止图案111p1的布局的平面图。图10b是沿着图10a的线c-c’截取的截面图。

参照图10a和图10b，可形成上绝缘层133，使得利用上绝缘层133填充图9a和图9b所示的沟槽131。上绝缘层133可被划分为垂直部133p1和水平部133p2。垂直部133p1是上绝缘层133的填充沟槽131的部分。水平部133p2是上绝缘层133的从垂直部133p1延伸以覆盖蚀刻停止图案111p1的顶表面和沟道结构129的顶表面的另一部分。水平部133p2可延伸以覆盖图9a和图9b所示的第一虚拟图案111p2a的顶表面。

上绝缘层133可具有与参照图8描述的蚀刻停止层111和第二材料层103不同的蚀刻速率。例如，上绝缘层133可包括诸如氧化硅层的氧化物。

上绝缘层133可由狭缝141穿透。狭缝141可穿过彼此相邻的垂直部133p1之间的上绝缘层133的水平部133p2。狭缝141可延伸以穿过图9a和图9b所示的第一虚拟图案111p2a。因此，第一虚拟图案111p2a可通过狭缝141被划分成第二虚拟图案111p2b。第二虚拟图案111p2b可保留在垂直部122p1和狭缝141之间。狭缝141可延伸以穿过与图9a和图9b所示的第一虚拟图案111p2a交叠的预备层叠物st。狭缝141可按照平行于垂直部133p1延伸的线性形状形成。狭缝141可通过光刻工艺形成。

图11a至图11c是示出通过狭缝141利用线图案替换图10b所示的第二材料层103的步骤的截面图。

参照图11a，通过狭缝141去除图10b所示的第二材料层103。由此，如图11a所示，在图10b所示的第一材料层101和第二材料层103层叠的方向上彼此相邻的第一材料层101之间限定开放区域143。由于第二材料层103具有不同于第一材料层101的蚀刻速率，所以在选择性地去除第二材料层103的同时第一材料层101的损失可最小化。

在选择性地蚀刻第二材料层103的同时，图10b所示并通过狭缝141暴露的第二虚拟图案111p2b可连同第二材料层103一起被去除。由此，如图11a所示，上绝缘层133的垂直部133p1可暴露，并且可在上绝缘层133的面向狭缝141的侧壁中限定底切区域uc。底切区域uc可由最上第一材料层101(t)以及保留朝着狭缝141比各个垂直部133p1突出更远的水平部133p2限定。

上绝缘层133可具有不同于第二材料层103的蚀刻速率。因此，即使在选择性地去除第二材料层103的同时上绝缘层133的垂直部133p1暴露，垂直部133p1的损失也可最小化。此外，在选择性地去除第二材料层103的同时，蚀刻停止图案111p1可由垂直部133p1保护，如图11a所示。

参照图11b，可利用导电层151填充图11a所示的开放区域143。在形成导电层151之前，可沿着限定开放区域143的表面进一步形成阻挡绝缘层145。阻挡绝缘层145可延伸以覆盖第一材料层101的面向狭缝141的各个侧壁和图11a所示的底切区域uc的表面二者。阻挡绝缘层145可包括用于阻挡电荷的绝缘材料。例如，阻挡绝缘层145可包括金属氧化物。例如，金属氧化物可包括氧化铝层。

在形成阻挡绝缘层145的情况下，可在阻挡绝缘层145上形成导电层151，使得图11a所示的开放区域143由导电层151填充。导电层151可包括掺杂硅层、金属硅化物层和金属层中的至少一个。例如，金属层可包括诸如钨、镍或钴的低电阻金属。导电层151还可包括适形地形成在阻挡绝缘层145上的屏障层。屏障层可包括金属氮化物层。例如，金属氮化物层可包括氮化钛、氮化钽层等。

参照图11c，通过蚀刻导电层151将图11a所示的导电层151划分为线图案151p。由此，可形成图5a和图5b中的每一个所示的栅极层叠物gst。

线图案151p可与图5a或图5b所示的导电图案cpk至cpn对应。阻挡绝缘层145的未由线图案151p覆盖的部分可通过蚀刻导电层151的工艺而暴露。并且阻挡绝缘层145的设置在底切区域uc上的部分可暴露。

图12a和图12b是示出垂直结构155和接触孔161a和161b的截面图。图12a是示出根据本公开的实施方式的接触孔161a没有误差地与沟道结构129对准的情况的截面图。例如，图12a与图5a对应。图12b是示出根据本公开的实施方式的接触孔161a在误差余量内向沟道结构129的一侧偏置的情况的截面图。例如，图12b与图5b对应。

参照图12a和图12b，可由垂直结构155填充图11c所示的狭缝141。在实施方式中，可通过利用绝缘材料填充狭缝141来形成垂直结构155。在实施方式中，形成垂直结构155的步骤可包括在狭缝141的侧壁上形成侧壁绝缘层以覆盖阻挡绝缘层145的步骤以及将导电材料填充到限定在侧壁绝缘层中的狭缝141的中央区域中的步骤。

可通过经由光刻工艺蚀刻上绝缘层的水平部133p2来形成接触孔161a和161b。

如图12a所示，在接触孔161a的中心轴线分别与沟道结构129的中心轴线对准的情况下，可通过对应接触孔161a暴露各个封盖图案127。这里，封盖图案127可用作蚀刻停止层。

如图12b所示，在接触孔161b向沟道结构129的一侧偏置的情况下，不仅封盖图案127而且半导体层123的侧壁可通过对应接触孔161b暴露。这里，封盖图案127和蚀刻停止图案111p1可用作蚀刻停止层。

例如，如果没有形成蚀刻停止图案111p1，则栅极层叠物gst可在形成穿过第一上绝缘层133的接触孔161b的工艺期间暴露。在这种情况下，可能导致穿孔故障。例如，栅极层叠物gst的最上线图案151p可由于穿孔故障而通过接触孔161b暴露。为了防止穿孔故障，比栅极层叠物gst突出更远的沟道结构129的上端的长度可增加。在这种情况下，在去除参照图8描述的各个孔中的芯绝缘层125的部分的步骤，可能难以控制各个孔的芯绝缘层125的蚀刻速率均匀。在这种情况下，由于难以在各个孔中均匀地形成封盖图案127，所以半导体装置的操作特性可劣化。

在本公开的实施方式中，即使比栅极层叠物gst突出更远的各个沟道结构129的上端的高度过度增加，在形成接触孔161b时蚀刻停止图案111p1可用作蚀刻停止层。因此，在本公开的实施方式中，可防止栅极层叠物gst通过接触孔161b暴露，由此可防止穿孔故障。因此，半导体装置的制造工艺的稳定性可增强，并且半导体装置的操作特性可改进。

此后，利用导电材料填充图12a和图12b所示的接触孔161a和161b，由此可形成图5a和图5b所示的接触插塞ct。

在根据本公开的各种实施方式制造半导体装置的工艺中，设置在蚀刻停止层上的绝缘层可包括穿过蚀刻停止层的垂直部。绝缘层的垂直部可在制造半导体装置的工艺期间保护蚀刻停止层，并且可通过绝缘层的垂直部在绝缘层的侧壁中形成凹陷。

由于由垂直部保护并保留的蚀刻停止层，即使在形成穿过绝缘层的接触插塞的工艺期间发生未对准，也可确保工艺的稳定性。因此，工艺失败的可能性可降低，并且半导体装置的操作可靠性可增强。

图13是示出根据本公开的实施方式的存储器系统1100的配置的框图。

参照图13，根据实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。

存储器装置1120可以是由多个存储器芯片形成的多芯片封装。存储器装置1120可包括半导体存储器装置，其包括图5a和图5b所示的结构中的至少一个。

存储控制器1110可控制存储器装置1120，并且包括静态随机存取存储器(sram)1111、cpu1112、主机接口1113、纠错码(ecc)电路1114和存储器接口1115。sram1111可用作cpu1112的操作存储器。cpu1112可执行对存储控制器1110的数据交换的总体控制操作。主机接口1113可设置有与存储器系统1100联接的主机的数据交换协议。此外，ecc电路1114可检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115可与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(rom)等。

上述存储器系统1100可以是配置有存储器装置1120和存储控制器1110的存储卡或固态盘(ssd)。例如，当存储器系统1100是ssd时，存储控制器1110可经由诸如通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机小型接口(scsi)、增强小型磁盘接口(esdi)和集成驱动电子设备(ide)协议的各种接口协议之一来与外部装置(例如，主机)通信。

图14是示出根据本公开的实施方式的计算系统1200的配置的框图。

参照图14，根据本公开的实施方式的计算系统1200可包括电联接到系统总线1260的cpu1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，如果计算系统1200是移动装置，则其还可包括用于向计算系统1200供应操作电压的电池。还可包括应用芯片组、相机图像处理器cis、移动dram等。

本说明书和附图中所公开的实施方式仅旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。对于本领域技术人员而言显而易见的是，除了所公开的实施方式以外，基于本公开的技术精神的各种实现也是可能的。

除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有本公开所属领域的普通技术人员通常理解的相同含义。还将理解，本文所使用的术语应该被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且除非本文中明确地如此定义，否则将不在理想化或过于正式的意义上解释。

相关申请的交叉引用

本申请要求2018年11月21日提交于韩国知识产权局的韩国专利申请号10-2018-0144622的优先权，其完整公开通过引用并入本文。