背栅场效应晶体管及其制造方法与流程

文档序号:22243596发布日期:2020-09-15 19:59阅读:来源:国知局

技术特征:

1.一种晶体管,其包括:

沟道,其具有第一侧和与所述第一侧相对的第二侧;

源极,其安置于所述沟道的所述第一侧上;

漏极,其安置于所述沟道的所述第一侧上且与所述源极隔开小于约10nm的物理沟道长度;以及

栅极,其安置于所述沟道的所述第二侧上,并具有大于所述物理沟道长度的栅极长度。

2.根据权利要求1所述的晶体管,其中所述晶体管具有30nm或更小的接触栅极节距。

3.根据权利要求1所述的晶体管,其中所述晶体管具有小于0.1毫微微法拉/微米的寄生电容。

4.根据权利要求1所述的晶体管,其中所述沟道包括与所述源极和所述漏极电连通的纳米管。

5.根据权利要求4所述的晶体管,其进一步包括:

电介质,其安置于所述栅极和所述纳米管之间。

6.根据权利要求1所述的晶体管,其中所述栅极与所述源极或所述漏极中的至少一个重叠。

7.根据权利要求1所述的晶体管,其中所述晶体管被配置成在介于约0.1ghz和约10ghz之间的时钟频率下操作。

8.一种晶体管,其包括:

沟道,其具有第一侧和与所述第一侧相对的第二侧;

源极,其安置于所述沟道的第一侧上;

漏极,其安置于所述沟道的所述第一侧上;以及

栅极,其安置于所述沟道的所述第二侧上,与所述源极或所述漏极中的至少一个重叠,

其中所述晶体管具有30nm或更小的接触栅极节距。

9.根据权利要求8所述的晶体管,其中所述晶体管具有小于0.1毫微微法拉/微米的寄生电容。

10.根据权利要求8所述的晶体管,其中所述沟道包括与所述源极和所述漏极电连通的纳米管。

11.根据权利要求10所述的晶体管,其进一步包括:

电介质,其安置于所述栅极和所述纳米管之间。

12.根据权利要求8所述的晶体管,其中所述晶体管在介于约0.1ghz和约10ghz之间的时钟频率下操作。

13.一种制造晶体管的方法,所述方法包括:

形成栅极;

在所述栅极上沉积电介质;

在所述电介质上方沉积碳纳米管以形成沟道;以及

在所述沟道上与所述栅极相对地图案化源极和漏极,其中物理沟道长度小于所述栅极的长度且小于约10nm。

14.根据权利要求13所述的方法,其中沉积所述碳纳米管在小于约400摄氏度的温度下发生。

15.根据权利要求13所述的方法,其中图案化所述源极和所述漏极包括在最小特征尺寸下以物理沟道长度以光刻方式进行蚀刻。

16.根据权利要求13所述的方法,其中图案化所述源极和所述漏极包括使所述源极或所述漏极中的至少一个与所述栅极重叠。

17.根据权利要求13所述的方法,其进一步包括:

在形成所述栅极之前,将沟槽图案化到衬底中,使得当形成时所述栅极嵌入于所述衬底中。


技术总结
一种背栅碳纳米管场效应晶体管(CNFET)提供:(1)减小的寄生电容,这减小能量延迟乘积(EDP),因此改进数字系统(例如,极大规模集成电路)的能效,以及(2)将晶体管缩放到较小技术节点(例如,亚3nm节点)。示例性背栅CNFET包含沟道。源极和漏极安置于所述沟道的第一侧上。栅极安置于所述沟道的与所述第一侧相对的第二侧上。以此方式,所述背栅CNFET的接触栅极节距(CGP)可缩小,而不缩放物理栅极长度(LG)或接触件长度(LC)。在此架构中,所述栅极还可与所述源极和/或所述漏极重叠。在一个实例中,演示示例性CNFET具有小于30nm的CGP和相比于顶栅CNFET对于EDP的1.6x改进。

技术研发人员:M·休梅克;T·西马尼;S·富勒;Y·斯泰因;D·墨菲
受保护的技术使用者:麻省理工学院
技术研发日:2019.01.29
技术公布日:2020.09.15
当前第2页1 2 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1