背栅场效应晶体管及其制造方法与流程
相关专利申请的交叉引用
本申请根据35u.s.c.§119(e)要求2018年1月29日提交的标题为“背栅碳纳米管场效应晶体管(back-gatecarbonnanotubefield-effecttransistors)”的第62/623,277号美国申请的优先级，所述美国申请以全文引用的方式并入本文中。
背景技术：
越来越小的晶体管技术节点的发展带来了越来越多技术和经济方面的挑战。确切地说，在给定当前制造能力的情况下，缩放晶体管超出亚3nm技术节点的目标仍然难以实现。举例来说，如果接触栅极节距(cgp)如摩尔定律所指示以其历史速度缩放，则场效应晶体管(fet)的金属栅极和金属源极/漏极之间的物理间隔(即，间隔物厚度)缩小导致寄生电容增加，从而使潜在的能量延迟乘积(edp)效益降级。
这驱使寻找除硅以外的新兴的纳米技术来对硅cmos进行补充。举例来说，碳纳米管(cnt)可用于形成碳纳米管场效应晶体管(cnfet)，其中多个cnt并行地构成具有以光刻方式限定的源极、漏极和栅极区的fet的沟道。据估计，由cnfet制造的数字极大规模集成(vlsi)电路相比于硅互补金属氧化物半导体(cmos)在edp中实现一定数量级的改进。
技术实现要素：
利用纳米材料作为硅的替代物的新晶体管架构的开发是在不以不可持续的方式增加edp或提高制造成本的情况下将晶体管缩放到逐渐变小的技术节点的一种有前景的方法。因此，本公开针对各种背栅场效应晶体管(fet)和用于制造背栅fet的方法，其可相比于常规顶栅和环绕栅极(gaa)fet在相同cgp下以较低edp按比例缩小到亚3nm技术节点。本文中所描述的背栅fet的设计架构可用于大大减小cgp，cgp是限定fet的面积且因此限定技术节点的关键度量。在一个示例性设计中，碳纳米管(cnt)用作沟道以形成具有约30nm的cgp的背栅碳纳米管场效应晶体管(cnfet)。接着可组装多个cnfet以形成cnfet数字逻辑电路。此类cnfet可(1)改进数字vlsi电路的能效(即，能量延迟乘积edp)，以及提供一种将cgp数字逻辑缩放到较小技术节点(例如，亚3nm技术节点)的方法。
这些cnfet可采取包括沟道、源极、漏极和栅极的晶体管的形式。沟道具有第一侧和与第一侧相对的第二侧，源极安置于沟道的第一侧上。漏极安置于沟道的第一侧上且与源极隔开小于约10nm的物理沟道长度。且栅极安置于沟道的第二侧上，并具有大于物理沟道长度的栅极长度。此晶体管可具有30nm或更小的接触栅极节距和小于0.1毫微微法拉/微米的寄生电容。
另一本发明的晶体管也包含沟道、源极、漏极和栅极。同样，沟道具有第一侧和与第一侧相对的第二侧，源极和漏极在沟道的第一侧上。栅极安置于沟道的第二侧上且与源极、漏极或源极和漏极两者重叠。此晶体管具有30nm或更小的接触栅极节距。
在这些晶体管中，沟道可包含与源极和漏极电连通的(碳)纳米管，在此情况下可存在安置于栅极和纳米管之间的电介质。栅极可与源极、漏极或源极和漏极重叠。且晶体管可被配置成在介于约0.1ghz和约10ghz之间的时钟频率下操作。
可通过以下操作来制造这些晶体管：形成栅极，在栅极上沉积电介质，在电介质上方沉积碳纳米管以形成沟道，以及在沟道上与栅极相对地图案化源极和漏极，其中物理沟道长度小于栅极的长度且小于约10nm。可在小于约400℃的温度下发生碳纳米管的沉积。图案化源极和漏极可涉及在最小特征尺寸下以物理沟道长度进行光刻蚀刻，和/或使源极、漏极或源极和漏极两者与栅极重叠。在形成栅极之前，沟槽可图案化到衬底中，使得当形成时栅极嵌入于衬底中。
前述概念和下文更详细论述的附加概念的所有组合(前提是这些概念不相互矛盾)被设想为是本文公开的发明主题的一部分。特别地，出现在本公开的结尾处的要求保护的主题的所有组合被认为是本文所公开的发明主题的一部分。也可能在以引用的方式并入的任何公开内容中出现的本文中明确采用的术语应当被赋予最符合本文所公开的特定概念的含义。
附图说明
所属领域的技术人员将理解附图主要是用于说明性目的且并非意图对本文所述的发明性主题的范围进行限制。附图未必按比例绘制；在一些情况下，本文公开的发明主题的各个方面可在图中夸大或放大地示出以助于理解不同特征。在图式中，类似的参考标号通常指类似的特征(例如，功能上类似和/或结构上类似的元件)。
图1a展示具有顶栅fet几何结构的fet。
图1b展示具有环绕栅极fet几何结构的fet。
图2a展示示例性fet，其中cnt用作具有负间隔物长度lsp的背栅fet几何结构中的fet沟道。
图2b展示示例性fet，其中cnt用作背栅fet几何结构中的fet沟道。
图3展示背栅cnfet的工艺流程图。虽然背栅未嵌入于衬底内，但可使用常规镶嵌工艺来减小背栅fet几何形状的寄生效应。e束光致抗蚀剂厚度(<40nm)将此实验演示中的金属厚度限于<10nm。
图4展示具有背栅cnfet的相应扫描电子显微法(sem)图像的基于图3的工艺流程图的背栅cnfet的三维示意图。
图5a展示用于cnfet数字逻辑(反相器)的探测垫布局的俯视图。
图5b展示典型的cnfet反相器的放大图。注意，图像展示在沉积图4中的衬垫之前的反相器，因为衬垫覆盖这些特征中的一些特征。
图5c展示图5b中展示的cnfet反相器中的典型30nmcgp背栅cnfet的放大图。
图5d展示cnfet沟道区的放大图。接触件长度lc为20nm，且物理沟道长度lch为10nm，从而产生30nmcgp。栅极长度lg为18nm，且与源极(左接触)和漏极(右接触)两者重叠～4nm。
图5e展示具有标称30nmcgp的背栅cnfet的横截面透射电子显微法图像。
图6a展示多个30nmcgpcnfet的id-vgs特性，从而实现～125mv/dec的亚阈值-摆幅(ss)(在漏极-源极电压vds＝-0.5v下)。
图6b展示表示示例性30nmcgpcnfet的id-vds。
图6c展示使用分别具有输出高电压voh＝0.4v和输出低电压vol＝0.05v的耗尽型负载pmos逻辑实施的30nmcgpcnfet反相器的电压转移曲线。
图7展示将当前工作与跨文献中报告为最佳的缩放技术的接触栅极节距进行比较的图表。
图8a展示背栅相比于顶栅和环绕栅极(gaa)fet的寄生电容(栅极到插塞电容，图1a-1e中的cgtp)。对于30nmcgp(适于亚3nm节点)，背栅fet相比于顶栅fet减小寄生效应>2.5×，且相比于gaafet减小寄生效应>2.8×。寄生效应减少的益处随着cgp缩放而增加。本征寄生效应使用tcadsentaurus(synopsys)确定且使用comsolmultiphysics(comsol公司)验证(跨所有模拟存在<0.3％的偏差)。
图8b展示用于分析的装置参数的表。30nm、42nm、90nm和180nm的cgp值分别对应于3nm、7nm、22nm和45nm技术节点。
图9a展示具有标记的寄生组件的背栅cnfet的透视图。
图9b展示高度缩放的30nmcgp背栅cnfet的输入电容的不同分量(参看图8b中的装置参数)。
图10展示跨来自opensparct2核心和32位市售处理器核心的模块的经优化edp(相对于每一模块的gaacnfet的经优化edp正规化)。背栅相比于gaa的平均edp益处为2.18×，且相比于顶栅为1.6×。相对于具有图8b中列出的参数的30nmcgp装置进行所有模拟。即使在低k间隔物(例如，k＝4.4间隔物)的情况下也维持edp益处，其中edp益处减小<10％(来自opensparct2的“dec”模块)。此外，对于许多现有标准单元库，相同物理布局可用于具有背栅几何形状的fet，而不对fet的位置或标准库单元内的金属布设(确切地说，对于其中接触fet栅极的通孔定位于fet的有源区外部的标准单元布局)作出任何调整。
图11展示32位市售处理器核心的总能量相比于频率，其展示背栅、顶栅和gaacnfet的帕累托最佳edp折衷曲线。图10展示从这些edp折衷曲线提取的值。
图12展示由于寄生效应减小而产生的edp益处胜过源于针对gaa几何形状的改进的静电控制的电位增益。亚阈值摆幅(ss)可降级>58％(导致ss＝100mv/dec)，同时相比于具有接近60mv/dec的所呈现优选ss的gaacnfet仍维持edp益处。重要的是，具有lch＝9nm的cnfet的实验演示已经利用背栅几何形状，且报告比100mv/dec好的ss(94mv/dec)，从而突显此方法的可行性。
图13a展示对于栅极和源极/漏极之间存在5nm、3nm和1.5nm重叠的顶栅fet和背栅fet，寄生电容(cgtp)作为间隔物长度lsp的函数的图表。该图表指示可如何使用背栅fet几何结构来实现15nmcgp。即使在具有重叠的情况下，背栅仍产生经缩放节点处减小>3×的寄生电容。
图13b展示具有用于提取图13a中的电容的装置参数的表。
图14展示扇出4(fo-4)反相器(正规化到cgp30nm顶栅cnfet的edp)相比于背栅cnfet的cgp的相对edp的比较。这些装置具有9nm的接触件长度lc和9nm的栅极长度lg。间隔物长度lsp变化以减小cgp。
具体实施方式
图1a展示顶栅cnfet80的示意图。顶栅cnfet80包含沟道40。源极10和漏极20安置于沟道40的第一侧上，使得电流从源极10经由沟道40流向漏极20。安置于沟道40的第一侧上在源极10和漏极20之间的栅极30控制电流穿过沟道40的流动。电介质50可安置于栅极30和沟道40之间。衬底60可为制造和处理提供机械支撑。
图1b展示环绕栅极(gaa)cnfet90的示意图。类似于顶栅cnfet80，gaacnfet90包含安置于沟道42的第一侧上的源极10、漏极20和沟道42。在此情况下，栅极32在所有侧均环绕沟道42。如图1b所示，栅极32在源极10和漏极20之间。电介质52也可安置于沟道40和栅极30之间。再次，衬底62可为制造和处理提供机械支撑。
通常，晶体管及(因此)相应技术节点的尺寸可使用接触栅极节距(cgp)来量化。cgp可定义为等于与共享的源极110/漏极120接触件串联连接的两个fet100之间的栅极节距。对于顶栅cnfet80和gaacnfet90，cgp因此等于源极110/漏极120接触件长度(lc)、栅极130的物理栅极长度(lg)和使栅极130与源极110/漏极120分离的两个间隔区(2lsp)的总和：
cgp＝lc+lg+2lsp(1)
此cgp在图1a中示出。
物理沟道长度(lch)也可使用上述参数定义如下，
lch＝cgp–lc(2)
为了比较，图2a和2b展示示例性背栅cnfet100的示意图。cnfet先前已经使用背栅fet几何结构和复杂fet几何形状(例如gaacnfet)。然而，未执行这些复杂几何形状相比于背栅fet几何形状的相对益处(例如，能效和面积缩放两者)的严密分析。此处，背栅fet几何形状展示为提供尚未用于高度缩放技术的若干益处。举例来说，背栅fet实现的物理缩放超出顶栅和环绕栅极fet几何形状两者的限制。因与顶栅和gaafet相比寄生电容减少的缘故，背栅fet还提供额外edp益处。
图2a中的背栅cnfet102包含沟道142，其允许电流从源极110流向漏极120。如所展示，源极110和漏极120可安置于沟道142的第一侧上。背栅fet100还包含栅极132以在施加电压的情况下控制电流的流动。栅极132可安置于与沟道142的第一侧相对的沟道142的第二侧上，因此形成背栅几何结构。栅极132可嵌入于支撑背栅fet100的衬底162中。电介质152也可安置于栅极132和沟道142之间。
与顶栅cnfet80和gaacnfet90相比，图2a中的背栅cnfet102可支持较短的cgp以实现更高程度缩放的技术节点。举例来说，用于避免栅极132和源极110/漏极120之间的不合需要的电接触(电短路)的间隔区对于背栅fet100来说不是必需的，因为背栅132在源极110/漏极120下方的平面上。因此，可完全消除间隔区，因此在原本会受设计和/或制造局限性约束的晶体管中实现较小的cgp和物理沟道长度lch。举例来说，根据铸造厂工艺开发工具包的规定，铸造厂通常对装置层施加最小的特征尺寸，由于需要前述间隔区，这样会限制常规顶栅fet和gaafet。且微影工艺的分辨率局限性限制了晶体管中的特征的尺寸和其间的相对间隔。在两个实例中，间隔区的移除允许源极110和漏极120较紧密地定位，从而产生较小lch。
对于背栅fet102，还可部分通过减小背栅架构中栅极132和源极110/漏极120之间的电耦合来减小栅极132和源极110以及栅极132和漏极120之间的寄生电容。举例来说，背栅fet100可展现小于约0.1毫微微法拉/微米的总寄生电容(栅极到插塞电容)。
包含图2b展示的背栅cnfet100的一些背栅cnfet具有与源极110和/或漏极120部分重叠的栅极130，同时在相同cgp下维持小于相应顶栅或gaafet的寄生电容。对于具有重叠的设计，沟道140和/或电介质150可用于使栅极130与源极110/漏极120分离。此重叠栅极130可由衬底160支撑或嵌入于衬底160中，例如用于实现机械稳定性和支撑。
图2b展示在栅极130和源极110/漏极120之间具有重叠的示例性背栅fet100。此重叠对应于等式1中的间隔物长度lsp<0。以此方式，可通过减小lsp(例如，零以下)来减小cgp--即使不改进制造技术来将lc和lg缩放到较小尺寸。
通常，图2b中的背栅fet100可具有小于约30nm的cgp。背栅fet100还可具有小于约10nm的lch。cgp和lch可部分归因于制造中的可变性和容差而变化+/-1-5nm。栅极130和源极110/漏极120之间的重叠可用于实现cgp和lch的此减小，尤其在给定制造中的当前局限性的情况下。制造工艺的将来改进也可在栅极130和源极110/漏极120之间无重叠的情况下实现cgp和lch的减小。
如下文所描述，背栅fet100的制造可涉及部分归因于温度考虑因素和材料兼容性而对常规上用于顶栅fet或gaafet的工艺流程作出的修改。此类修改可包含针对沟道140使用不同的材料/结构。举例来说，沟道140可由一个或多个cnt形成，所述cnt可在400℃以下的温度下沉积以避免损坏栅极130。如图2b所示，若干cnt可用作沟道140以便支撑较高电流。
电介质150可由各种高κ电介质形成，包含(但不限于)氧化硅、氧化铪，或所属领域的一般技术人员已知的任何其它电介质。源极110和漏极120可由各种导电材料形成，包含(但不限于)铂、钛、钨、钽、铜、上述的任何合金，或所属领域的一般技术人员已知的任何电导体。衬底160可呈由各种材料形成的晶片的形式，所述材料包含(但不限于)硅、氧化硅、氮化铝，或所属领域的一般技术人员已知的任何其它半导体或绝缘材料。
具有拥有小于30nm的cgp的背栅几何结构的cnfet&cnfet数字逻辑
由背栅fet100实现的缩放益处的实现可涉及针对常规硅基技术对前段工艺(feol)fet制造作出一些修改。如图3和4中所示出，fet栅极堆叠(例如，图2a中的栅极132或图2b中的栅极130)初始制造于衬底上。随后，fet100的半导电沟道140沉积在栅极堆叠130上方。为了避免损坏栅极堆叠130(例如，由于使高-k栅极电介质150结晶或毁坏嵌入式金属栅极130)，应优选地在低温(例如，<400℃)下执行沟道140沉积和所有后续feol处理。这对于使用>1000℃的处理温度的硅基技术来说可能尤其具有挑战性。相比而言，许多新兴的纳米技术使用低处理温度(<400℃)，且因此自然地实现背栅fet几何形状。作为演示，可使用cnt，因为cnt可在室温下沉积在栅极堆叠130上方(例如，经由基于溶液的处理或转移工艺)。此外，cnfet还可相比于硅fet使数字vlsi电路的edp改进某个数量级。
制造
作为示例性实验演示，制造展现30nm的记录缩放cgp的背栅cnfet100和cnfet数字逻辑。背栅cnfet100的制造流程在图3中展示且描述如下：(1)用于30nmcgpcnfet100的起始衬底为硅衬底，(2)用800nm热氧化物涂覆硅衬底，以及(3)通过首先用单层pmma正性抗蚀剂(～45nmpmmaa1)涂覆晶片160而在晶片160上图案化栅极130。电子束(e束)光刻用于限定栅极电极(lg～18nm)。接着在-3.5℃下使pmma显影，从而形成图案。使用电子束(e束)蒸镀来沉积
虽然背栅130未嵌入于衬底160内，但常规镶嵌工艺可用于实现嵌入式栅极堆叠130以便实现由背栅fet几何形状提供的减小的寄生效应。举例来说，可初始地图案化和蚀刻衬底160以沿着衬底160的表面形成沟槽或凹部。栅极130(和电介质150)中使用的材料的后续沉积接着可填充衬底160中的沟槽或凹部。接着可使用抛光工艺(例如，化学机械抛光)来移除过多的栅极材料和/或使衬底160和栅极130平面化，然后执行后续制造工艺。
在栅极堆叠130制造之后，再次使用pmma和e束光刻将接触孔图案化到栅极金属电极，且使用干式cl2基等离子蚀刻来蚀刻穿过hfo2。在热丙酮随后是氧等离子体中剥除pmma。为了制备晶片用于cnt沉积，用六甲基二硅氮烷(hmd，一种常见的光致抗蚀剂粘合促进剂)使表面官能化。接着将晶片160浸没在含有>99.9％纯度半导电cnt(由nanointegris供应的改性isonanotubes-s)的1,2-二氯乙烷(dce)溶液中达10分钟。
然后是(5)使cnt在dce中弥散。cnt经历若干超声处理步骤以将cnt缠绕为聚合物来使其在dce内弥散，然后进行若干超离心步骤以移除未弥散的cnt和过多的聚合物。在cnt沉积之后，将晶片160在热甲苯中清洗达60分钟，然后在<10-5托下进行真空退火达>30分钟。
接下来，类似于栅极电极，限定和图案化(6)源极110和(7)漏极120。源极110和漏极120在两个单独的步骤中图案化以便减小最小分辨率。(8)在沉积cnt沟道140之后，使pmma图案化以覆盖晶体管沟道区140，且使用氧等离子体移除过多的cnt(即，在晶体管沟道区140外部且因此不受pmma保护的cnt)。这之后是(9)e束光刻步骤、e束蒸镀和剥离以限定较大的探测垫和互连线材。
上文描述的制造工艺流程是可用于形成背栅cnfet100的一个示例性过程。可取决于背栅fet100的设计而修改或移除所使用的各种工艺、参数和材料。还可引入额外处理步骤，例如额外图案化和蚀刻步骤，用于如上文所描述将栅极130嵌入到衬底160中。
实验结果
为了实现配合在30nm的cgp内的cnfet100，以lc＝20nm、lg＝18nm、lsp＝-4nm(即，背栅130与源极110和漏极120的4nm有意重叠)来图案化示例性cnfet100，其中物理沟道长度(lch＝cgp--lc)为10nm。图5a-5e中展示所制造cnfet100的扫描电子显微法(sem)和透射电子显微法(tem)图像。重要的是，在无lg和lc的额外缩放的情况下实现此经缩放cgp。这突显了此方法可如何将对于lc和lg的冲突的约束(较长lc和lg可产生改进的接触电阻和静电控制)与因需要强力地缩放cgp(理想地缩放lc和lg)而强加的约束解耦。图6a-6c展示典型的cnfet100和来自由30nmcgpcnfet100制造的cnfet反相器的测得电压转移曲线的电表征，其示出功能操作。
vlsi系统级能效益处
除背栅cnfet100在缩放方面提供的益处之外，背栅fet几何形状还可同时减小寄生电容(例如，栅极到源极/漏极电容(参看栅极到源极/漏极间隔物电容：图2a中的cgtp))，从而对于数字极大规模集成(vlsi)电路产生额外edp益处。减小的寄生电容是归因于栅极130与下方的源极110和漏极120之间的电耦合减小(即，考虑到栅极130和源极110和/或漏极120之间的物理分离和重叠面积；请参见图2a和2b)。相比而言，对于形成大“平行板”电容器的顶栅和gaa几何形状，栅极直接位于源极和漏极之间。
图8a展示，在30nm的cgp下，背栅fet100的寄生电容为0.1ff/μm。相比而言，顶栅fet和gaafet的寄生电容分别为0.25ff/μm和0.28ff/μm。因此，顶栅fet和gaafet的寄生电容比背栅fet100大>2.5x。此外，图8a展示，随着cgp继续缩小，背栅fet100的寄生电容的有益减少量增加。寄生电容的此减少产生较低的edp，这对于数字vlsi电路是有益的。
为了量化这些edp益处，使用用于合成、放置和布设以及寄生提取的标准单元布局以及工业标准工具分析来自opensparct2的处理器核心和32位市售处理器核心的数字vlsi电路的物理设计。这些处理器核心并入有现实vlsi电路中存在的未出现在小规模电路基准中的许多效应，从物理放置和布设拥塞，到电线寄生效应和缓冲器插入，以满足电路级定时约束。
使用市售3d场解算器(synopsyssentaurus)确定cnfet级电容分量，以提取图9a中展示的寄生电容器的值。确切地说，这些寄生电容包含：cgs,sp和cgd,sp(栅极到源极/漏极接触电容)、cgs,fr和cgd,fr(来自源极/漏极侧两者上的间隔区中的cnt的栅极的边缘电容)，和csd(金属接触件之间的直接源极到漏极电容)。针对每一cnfet几何结构(顶栅、背栅、环绕栅极)单独地提取这些电容中的每一个。使用spice兼容cnfet紧密模型计算本征栅极到沟道电容(图9a中的cgc)。这些cnfet级电容结合标准单元级电容(例如，对于本地金属互连件，使用mentorgraphicscalibre提取)一起使用以表征标准单元库功率/定时，且接着在放置和布设期间提取金属布设寄生效应(synopsysic编译器)。
vlsi电路的物理设计流程如下：跨多个装置级性能量度在3nm节点(图8b中的细节)处量化每一vlsi规模电路模块(即，来自opensparct2处理器核心和针对32位市售处理器核心)的物理设计的电路级性能量度，所述多个装置级性能量度包含(但不限于)：供应电压(vdd＝375mv到500mv)、亚阈值斜率(ss)降级(从0％到60％)，以及用以基于cnfet几何结构和材料性质对外在要素建模的互连模拟器(例如，在源极/漏极金属接触插塞的尺寸和电阻率方面)。对于参数的每一组合(例如，对于每一vdd、ss、顶栅相比于底栅)，使用以下设计流程来量化所有vlsi电路模块的相对edp(例如，如图10中)：
1.标准单元库表征：使用标准单元布局(从15nm节点nangate开放单元库导出)用于提取标准单元寄生效应，且接着结合以实验方式校准的紧密晶体管模型使用所提取网表来表征每一标准库单元的功率和定时(使用cadencespectre)
2.合成：使用synopsys设计编译器，合成目标时钟频率范围(1ghz到10ghz)内的每一电路模块，因为优化电路edp之后的操作时钟频率可根据装置级参数(例如，vdd)而不同。
3.放置&布设：使用synopsysic编译器针对每一合成网表(针对每一目标频率)执行放置和布设，考虑到例如缓冲器插入等物理电路优化以满足电路定时约束。
4.功率/定时分析：在横跨0.1ghz直到10ghz的范围(以0.1ghz为增量)的若干再靶向时钟频率上针对上文放置和布设的每一物理设计(使用synopsysprimetime)执行功率和定时分析(即，重新调整靶向不同时钟频率的步骤2和3中的定时约束)，因为在与合成及放置和布设期间指定的时钟频率分离的时钟频率下操作可能更加能量有效。
图10展示跨opensparct2和32位市售处理器核心的模块的减小的edp(相对于每一模块的gaacnfet的经改进edp正规化)。因寄生电容减小的缘故，背栅cnfet100提供2.2×edp益处相比于gaacnfet和1.6×相比于顶栅cnfet的平均值。重要的是，这些益处是除顶栅cnfet相比于sifet提供的相当大的edp益处以外的益处。
图11展示每循环能量作为背栅cnfet100相比于顶栅和gaacnfet的时钟频率的函数。通常，较低edp对应于较高时钟频率下的每循环较低能量。如所展示，与顶栅和gaacnfet相比，在给定时钟频率下，背栅cnfet100展现较低的每循环能量。这直接对应于图10中展示的edp益处。
额外考虑因素
产生较低edp的减小的寄生效应还可胜过源于针对gaa几何形状的改进的静电控制的电位增益。举例来说，背栅cnfet100的亚阈值摆幅(ss)可从～60mv/十进制降级到～100mv/十进制，同时与具有如图12中所演示接近60mv/十进制的几乎理想的ss的gaacnfet相比仍维持edp益处。
除展示到30nmcgp的可缩放性之外，此方法还允许使用已经以实验方式实现的技术参数(图13)缩放到亚20nmcgp。举例来说，9nmlg、9nmlc，以及栅极与源极和漏极的3nm的重叠(-lsp)将产生15nm的cgp。重要的是，即使在假定背栅fet100的栅极与源极和漏极重叠时，在相同cgp下寄生效应仍可小于常规顶栅fet(图13)。3nm的重叠(1)在给定lc和lg的以实验方式实现的尺寸的情况下实现15nmcgp，以及(2)超出预期光刻重叠准确性，从而确保栅极的一些区段在整个沟道下方以维持静电控制。对于此些强力缩放的亚20nmcgp，相比于30nmcgp的edp益处降级与30nmcgp顶栅cnfet(图14)相比仍维持edp益处。
如上文所描述，本文中所描述的背栅fet100架构提供一种实现经缩放技术节点的方法，其可实现持续缩放到亚3nm技术节点。在一个示例性背栅fet100中，cnt的低温溶液处理可用于实现背栅fet100。此方法不仅实现额外缩放，而且确保显著的能效益处，方式是将cnt提供的edp益处与同减小背栅fet中的寄生电容相关联的edp益处组合。此方法适用于广范围的新兴沟道材料，例如一维和二维纳米材料，尤其是在沟道材料满足以下条件的情况下：(1)<400℃沟道沉积和后续fet处理的约束和(2)薄主体厚度(以维持沟道的良好的静电控制)。此外，cgp缩放可在背栅fet100中实现，而不需要缩放物理栅极长度(lg)或接触件长度(lc)，且与其它路径互补以维持每节点的面积减小。因此，除了演示使用适于亚3nm技术节点的材料和处理对30nmcgp的fet缩放，此操作还说明用于持续缩放超出硅基技术的限制的有前景且可行的路径。
结论
本文中所描述的所有参数、尺寸、材料和配置意图为示例性的，且实际参数、尺寸、材料和/或配置将取决于本发明教示所用于的一个或多个特定应用。应理解，前述实施例仅借助于实例呈现，并且在所附权利要求书和其等效物的范围内，可以用与具体描述和要求的不同的方式实践本发明实施例。本公开的发明实施方案针对本文所述的每个单独的特征、系统、制品、材料、套件和/或方法。另外，两个或更多个此类特征、系统、物品、材料、套件和/或方法(如果此类特征、系统、物品、材料、套件和/或方法并非互不一致)的任何组合包含在本公开的发明性范围内。
另外，各种发明概念可体现为一种或多种方法，已提供其至少一个实例。作为方法的一部分执行的动作可在一些情况下以不同方式排序。相应地，在一些本发明的实施方案中，可以不同于具体说明的次序的次序执行给定方法的相应动作，其可包含同时执行一些动作(即使此类动作在说明性实施例中展示为循序动作)。
本文提及的所有公开案、专利申请案、专利和其它参考文献都以全文引用的方式并入。
应理解，如本文中定义和使用的所有定义都优先于字典定义、以引用的方式并入的文档中的定义和/或定义的术语的普通含义。
如本文在说明书和权利要求中所使用的不定冠词“一”除非明确相反指示，否则应理解为意味着“至少一个”。
如本文在说明书和权利要求书中所用，短语“和/或”应理解为意指如此结合的要素中的“任一个或两个”，即，要素在一些情况下结合存在并且在其它情况下分开存在。用“和/或”列出的多个要素应以相同方式解释，即，要素中的“一个或多个”如此结合。除了由“和/或”子句具体指出的元件之外，还可以任选地存在其它元件，无论与具体指出的那些元件相关还是无关。因此，作为非限制性实例，当结合开放式语言(例如“包括”)使用时，提及“a和/或b”在一个实施例中可以仅指a(任选地包含除b之外的要素)；在另一个实施例中仅指b(任选地包含除a之外的要素)；在又一个实施例中，兼指a和b(任选地包含其它要素)；等等。
如本文在本说明书和权利要求书中所用，“或”应理解为具有与如上所定义的“和/或”相同的含义。举例来说，当在列表中分隔多个项目时，“或”或“和/或”将解释为包含性的，即，包含至少一个，但也包含数个要素或要素列表中的一个以上要素和任选地额外未列出的项目。只有明确相反指示的术语，如“仅仅……中的一个”或“恰好……中的一个”或当在权利要求书时使用时“由……组成”将指的是包括多个元件或元件列表中的恰好一个元件。一般来说，如本文中所用的术语“或”当前面是例如“任一”、“……中的一个”、“仅……中的一个”或“恰好……中的一个”等排他性术语时，仅应解释为指示排他性替代方案(即，“一个或另一个但并非两者”)。“基本上由……组成”当在权利要求书中使用时，应具有如其在专利法领域中所用的普通含义。
如本文在说明书和权利要求书中所使用的，在提及一个或多个元件的列表时，短语“至少一个”应理解为指选自该元件列表中的任何一个或多个元件的至少一个元件，但不一定包括元件列表中具体列出的每个元件中的至少一个，并且不排除元件列表中的元件的任何组合。此定义还允许除了要素列表内具体识别的短语“至少一个”所指的要素之外的要素可任选地存在，无论其是否与具体识别的那些要素相关。因此，作为非限制性实例，在一个实施例中，“a和b中的至少一个”(或，等效地，“a或b中的至少一个”或，等效地“a和/或b中的至少一个”)可以指代至少一个，任选地包含多于一个a，不存在b(并且任选地包含除了b之外的要素)；在另一个实施例中，可以指代至少一个，任选地包含多于一个b，不存在a(并且任选地包含除了a之外的要素)；在又一实施例中，可以指代至少一个，任选地包含多于一个a，和至少一个，任选地包含多于一个b(并且任选地包含其它要素)；等等。
在权利要求书中以及在上述说明书中，例如“包括”、“包含”、“带有”、“具有”、“含有”、“涉及”、“容纳”、“由……组成”等所有连接词应理解为是开放的，即，意指包含但不限于。如美国专利局专利审查程序手册第2111.03节所述，只有过渡短语“由…组成”和“基本上由…组成”才应分别是封闭的或半封闭的过渡短语。
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