半导体器件及其形成方法与流程

[0001]
本发明的实施例涉及半导体器件及其形成方法。


背景技术：

[0002]
随着集成电路不断按比例缩小以及对集成电路的速度的要求越来越高，晶体管需要具有更高的驱动电流和越来越小的尺寸。由此开发出鳍式场效应晶体管(finfet)。在传统的finfet形成工艺中，可以通过在硅衬底中形成沟槽，用介电材料填充沟槽以形成浅沟槽隔离(sti)区，然后使sti区的顶部凹进来形成半导体鳍。因此，sti区的凹进部分之间的硅衬底部分形成半导体鳍，在半导体鳍上形成finfet。


技术实现要素：

[0003]
本发明的实施例提供了一种形成半导体器件的方法，包括：在半导体衬底上方形成外延半导体层；蚀刻所述外延半导体层和所述半导体衬底以形成半导体条，所述半导体条包括：上部，用作心轴，其中，所述上部是所述外延半导体层的剩余部分；和下部，位于所述心轴下方，其中，所述下部是所述半导体衬底的剩余部分；从所述心轴的第一侧壁开始生长第一半导体鳍；从所述心轴的第二侧壁开始生长第二半导体鳍，其中，所述第一侧壁和所述第二侧壁是所述心轴的相对侧壁；基于所述第一半导体鳍形成第一晶体管；以及基于所述第二半导体鳍形成第二晶体管。
[0004]
本发明的另一实施例提供了一种形成半导体器件的方法，包括：执行第一外延以从半导体心轴的第一侧壁和第二侧壁生长第一半导体鳍和第二半导体鳍；在所述第一半导体鳍和所述第二半导体鳍中的每个的第一部分上形成伪栅极堆叠件；去除所述第一半导体鳍和所述第二半导体鳍中的每个的第二部分；氧化所述半导体心轴以形成介电鳍；在由所述第一半导体鳍和所述第二半导体鳍的去除的第二部分留下的空间中分别生长第一伪半导体区和第二伪半导体区；分别用第一源极/漏极区和第二源极/漏极区替换所述第一伪半导体区和所述第二伪半导体区；以及用替换栅极堆叠件替换所述伪栅极堆叠件。
[0005]
本发明的又一实施例提供了一种半导体器件，包括：块状半导体衬底；半导体条，位于所述块状半导体衬底上方并且连接到所述块状半导体衬底；栅极堆叠件，包括与所述半导体条重叠并接触的第一部分；第一半导体鳍和第二半导体鳍，接触所述栅极堆叠件的所述第一部分的相对侧壁，其中，所述栅极堆叠件还包括：第二部分，位于所述第一半导体鳍的与所述第一部分相对的侧上；第三部分，位于所述第二半导体鳍的与所述第一部分相对的侧上；第一源极/漏极区，连接所述第一半导体鳍的侧壁；以及第二源极/漏极区，连接所述第二半导体鳍的侧壁。
附图说明
[0006]
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了
清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]
图1至图5、图6a、图6b、图7a、图7b、图7c、图7d、图8a、图8b、图8c、图8d、图9a、图9b、图9c、图9d、图10a、图10b、图10c、图10d、图11a、图11b、图11c、图11d、图12a、图12b、图12c、图12d、图12e、图13a、图13b、图13c、图13d、图14a、图14b、图14c、图14d、图15a、图15b、图15c、图15d、图16a、图16b、图16c、图16d、图16e、图17a、图17b、图17c、图17d、图18a、图18b、图18c、图18d、图19a、图19b、图19c、图19d、图20a、图20b、图20c、图20d、图21a、图21b、图21c、图21d、图22和图23示出了根据一些实施例的鳍式场效应晶体管(finfet)的形成中的中间阶段的截面图和顶视图。
[0008]
图24示出了根据一些实施例的用于形成finfet的工艺流程。
具体实施方式
[0009]
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0010]
此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
[0011]
根据一些实施例提供了具有高密度的鳍式场效应晶体管(finfet)和/或全环栅(gaa)晶体管及其形成方法。根据一些实施例示出了finfet的形成中的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。根据本发明的一些实施例，半导体鳍形成为心轴，并且两个半导体鳍生长在心轴的相对侧上。基于两个半导体鳍形成多栅极晶体管(诸如finfet或gaa晶体管)。心轴被氧化以形成介电鳍，介电鳍将两个晶体管的源极/漏极区彼此电隔离。尽管可以将方法实施例讨论为以特定顺序执行，但是可以以任何逻辑顺序执行其他方法实施例。
[0012]
根据本发明的一些实施例示出了形成多栅极晶体管的中间阶段的截面图和顶视图。相应的工艺也在图24所示的工艺流程中示意性地反映。
[0013]
在图1中，提供了衬底20(其是晶圆的一部分)。衬底20可以是半导体衬底，诸如块状半导体衬底。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。
[0014]
半导体层22外延生长在半导体衬底20上。相应的工艺在图24所示的工艺流程200
中示出为工艺202。半导体层22由与半导体衬底20不同的材料形成。在本发明的一些实施例中，半导体层22包括锗，并且可以包括硅锗或锗(不含硅)。锗原子百分比可以高于约20％，并且可以在约20％和100％之间的范围内。当半导体衬底20由硅或硅锗形成时，半导体层22和半导体衬底20中的锗原子百分比的差异高于约20。
[0015]
参考图2，图案化的衬垫层24和掩模层26形成在半导体层22上以用作蚀刻掩模。衬垫层24和掩模层26可以形成为毯状层，然后将毯状层图案化。为了图案化衬垫层24和掩模层26，在毯状掩模层26上形成图案化的光刻胶(未示出)，并且使用图案化的光刻胶作为蚀刻掩模或与心轴限定一起使用的传统的双重图案化方法来蚀刻掩模层26和衬垫层24。垫层24可以是包括氧化硅的薄膜。衬垫层24可以用作用于蚀刻掩模层26的蚀刻停止层。根据本发明的一些实施例，掩模层26由氮化硅、碳氮化硅等形成，并且可以使用例如低压化学气相沉积(lpcvd)、硅的热氮化、等离子体增强化学气相沉积(pecvd)等形成。掩模层26在随后的光刻工艺期间用作硬掩模。
[0016]
接下来，使用掩模层26作为蚀刻掩模来蚀刻半导体层22和半导体衬底20，形成沟槽28和心轴27b。相应的工艺示出为图24所示的工艺流程200中的工艺204。沟槽28穿透半导体层22并延伸到半导体衬底20中。沟槽28之间的半导体衬底20和半导体层22的部分被称为混合半导体条27。此外，混合半导体条27中的半导体层22的部分称为心轴27b。混合半导体条27还包括部分27a，部分27a是蚀刻的半导体衬底20的剩余部分。下面将半导体衬底20的位于混合半导体条27下面的部分称为块状半导体衬底。在随后的段落中，心轴27b也可以称为sige心轴27b，但心轴27b可以由除硅锗之外的其他材料形成。
[0017]
然后用介电材料填充沟槽28，形成隔离区30，如图3所示。相应的工艺在图24所示的工艺流程200中示出为工艺206。在整个说明书中，隔离区30也称为浅沟槽隔离(sti)区30。根据一些实施例，sti区30包括介电衬垫32、介电层34、36和38以及与相应的介电层38重叠的介电帽40。根据一些实施例，介电衬垫32由氮化硅、碳氮化硅等形成。形成方法可以包括热氧化或共形沉积方法，诸如化学气相沉积(cvd)、原子层沉积(ald)等。介电层34可以由诸如氧化硅、碳氧化硅、碳氮氧化硅等的氧化物形成。介电层34的厚度t1可以在约10nm和约20nm之间的范围内。
[0018]
介电层36可以由碳氮化硅、碳氧化硅、碳氮氧化硅等形成。介电层34和36的材料可以彼此不同。根据一些实施例，介电层36的厚度在约10nm和约20nm之间的范围内。可以使用诸如cvd或ald的共形沉积方法来形成介电层34和36。介电层38可以由诸如氧化硅的氧化物形成。可以使用诸如ald或cvd的共形沉积方法或诸如可流动化学气相沉积(fcvd)、旋涂等的自底向上沉积方法来形成介电层38。介电帽40形成在介电层38上方，并且可以由高k介电材料形成，高k介电材料可以是金属氧化物，诸如氧化铪、氧化镧等。可以形成其他介电材料，诸如碳氧化硅、碳氮化硅等。介电层36和介电帽40的材料不同于介电层34和介电衬垫32的材料。可以通过在形成介电层38之后执行平坦化工艺(诸如化学机械抛光(cmp)工艺或机械研磨工艺)，使介电层38凹进，然后用介电材料填充凹进的介电层38留下的凹槽，然后进行另一次平坦化工艺来形成介电帽40。
[0019]
参考图4，使介电层34和介电衬垫32凹进，形成沟槽42。相应的工艺示出为图24所示的工艺流程200中的工艺208。心轴27b的顶部突出高于凹进的介电衬垫32和介电层34的顶面以形成伪半导体鳍44，伪半导体鳍44用作外延生长半导体材料的模板。伪半导体鳍44
的底部可以高于心轴27b的底部。根据一些实施例，使用诸如cf
4
、nf
3
、sf
6
等的氟基化学物质来执行介电衬垫32和介电层34的蚀刻。可以添加氧气(o
2
)作为蚀刻气体的一部分。蚀刻工艺可以是各向同性的，并且可以使用干蚀刻(例如，利用生成的氟基自由基)或湿蚀刻来执行。介电层36和伪半导体鳍44的侧壁暴露于沟槽42。不蚀刻介电层36、介电帽40和硬掩模层26。
[0020]
图5示出了通过外延形成的半导体鳍46和伪半导体层48的形成。相应的工艺被示出为图24所示的工艺流程200中的工艺210。半导体鳍46从伪半导体鳍44外延生长。半导体鳍46的材料与伪半导体鳍44的材料不同。根据本发明的一些实施例，半导体鳍46由硅(不含锗)、硅锗、iii-v族化合物材料等形成。半导体鳍46可以基本上不含锗，例如，锗百分比低于约5％。当伪半导体鳍44和半导体鳍46都由硅锗形成时，半导体鳍46中的锗原子百分比ap46可以低于伪半导体鳍44中的锗原子百分比ap44，例如，差(ap44-ap46)等于或大于20％。半导体鳍46的厚度t2可以在约5nm和约10nm之间的范围内。
[0021]
半导体鳍46的形成停止，同时在半导体鳍46和最接近的介电层36之间仍然存在一些空间。接下来，伪半导体层48在半导体鳍46上外延生长，并填充到半导体鳍46和介电层36之间的空间中。伪半导体层48的材料不同于半导体鳍46的材料，但是类似于伪半导体鳍44。例如，半导体鳍46可以由硅或硅锗形成，而伪半导体层48可以由硅锗或锗形成，其中伪半导体层48中的锗原子百分比ap48高于半导体鳍46中的锗原子百分比ap46，例如，差(ap48-ap46)等于约20％或更高。伪半导体层48的厚度t3可以在约5nm和约8nm之间的范围内。
[0022]
图6a和图6b分别示出了在形成伪栅极堆叠件58之后的截面图和顶视图。参考图6b中所示的顶视图，在图5中所示的结构上形成伪栅极堆叠件58作为平行条。相应的工艺被示出为图24中所示的工艺流程200中的工艺212。伸长的伪栅极堆叠件58的长度方向(图示的y方向)可以与心轴27b、半导体鳍46等的长度方向(图示的x方向)垂直。可以通过在图5中所示的结构上沉积多个层(图6a中的50、52、54和56)以及对多个层进行图案化来形成伪栅极堆叠件58。
[0023]
如图6a所示，伪栅极堆叠件58可以包括伪栅极电介质50、伪栅电极52和硬掩模54和56。根据可选实施例，也可以不形成伪栅极电介质50。例如，伪栅极电介质50可以由氧化硅形成。伪栅电极52可以由非晶硅、多晶硅等形成。硬掩模54可以由氮化硅、碳氮化硅等形成。硬掩模56可以由氧化物形成，例如，氧化硅等材料。根据一些实施例，硬掩模54的厚度在约10nm和约30nm之间的范围内，并且硬掩模56的厚度在约5nm和约8nm之间的范围内。
[0024]
随后的附图示出了基于图6a和图6b中所示的结构形成多栅极晶体管的工艺。在这些图中，图号可以包括字母“a”、字母“b”、字母“c”或字母“d”。“字母”a“表示相应的图示出了从与包含图6b中的线aa的平面相同的参考平面获得的截面图，其中相应的横截面是切割穿过多栅极晶体管的源极/漏极(s/d)区的y切割横截面。字母“b”表示相应的图示出了从与包含图6b中的线bb的平面相同的参考平面获得的截面图，其中相应的横截面是切割穿过伪栅极堆叠件58的y切割横截面。字母“c”表示相应的图示出了从与包含图6b中的线cc的平面相同的参考平面获得的截面图，其中相应的横截面是切割穿过一个心轴27b的x切割横截面。字母“d”表示相应的图示出了从与包含图6b中的线dd的平面相同的参考平面获得的截面图，其中相应的横截面是切割穿过其中一个半导体鳍46的x切割横截面，半导体鳍46用于形成沟道区。图6a中也示出了如图6b中所示的参考横截面c-c和d-d。
[0025]
参考图7a、图7b、图7c和图7d，间隔件层60以共形沉积工艺形成。相应的工艺被示出为图24中所示的工艺流程200中的工艺214。间隔件层60由介电材料形成，该介电材料可以是低k介电材料。例如，间隔件层60可以由多孔sion、含碳介电材料等形成。间隔件层60的厚度可以在约5nm和8nm之间的范围内。形成方法可包括ald、cvd等。
[0026]
接下来，在各向异性蚀刻工艺中蚀刻间隔件60，各向异性蚀刻可以通过干蚀刻工艺来执行。去除间隔件层60的水平部分，并且间隔件层60的一些垂直部分留在伪栅极堆叠件58的侧壁上以形成栅极间隔件61，如图8c和图8d所示。相应的工艺在图24所示的工艺流程200中被示出为工艺216。如图8a和图8b所示，去除了如图7a和图7b所示的水平部分。
[0027]
在去除如图7a和图7b所示的间隔件60的水平部分之后，露出下面的伪半导体层48。然后执行蚀刻工艺以去除伪半导体层48和半导体鳍46的暴露部分。所得到的结构示于图9a、图9b、图9c和图9d中。相应的工艺被示出为图24中所示的工艺流程200中的工艺218。在蚀刻工艺中，从未来的源极/漏极区(如图9a所示)蚀刻伪半导体层48和半导体鳍46的部分，而未来沟道区中的伪半导体层48和半导体鳍46的部分未被蚀刻，如图9b所示。可以在共同的蚀刻工艺中蚀刻伪半导体层48和半导体鳍46。蚀刻剂可包括o
2
和hbr与cl
2
的混合物。蚀刻可以是各向异性的(例如，使用干蚀刻工艺)以确保不去除直接位于伪栅极堆叠件58(图8b)下方的伪半导体层48和半导体鳍46的部分。选择半导体鳍46的蚀刻剂，使得不蚀刻硬掩模26，因此不蚀刻心轴27b。心轴27b露出于重新形成的沟槽42。
[0028]
图9d示出了在伪半导体层48和半导体鳍46的蚀刻中使半导体鳍46凹进，其中伪栅极堆叠件58和栅极间隔件61保护伪半导体层48和半导体鳍46的下面部分，使得图案化伪半导体层48和半导体鳍46以形成未来的沟道区。
[0029]
接下来，例如使用氧气(o
2
)、臭氧(o
3
)、水蒸汽(h
2
o)等执行氧化工艺。当由硅锗形成时，心轴27b(图8a和图8c)被氧化并转变成介电鳍62(氧化物鳍)，如图9a和图9c所示。相应的工艺被示出为图24中所示的工艺流程200中的工艺220。直接在伪栅极堆叠件58下方的心轴27b的部分未被氧化，如图9b和图9d所示。如图9c所示，由于氧化工艺，先前伸长的心轴27b(图8c)变成包括交替的心轴27b和氧化物鳍62的条。
[0030]
图10a、图10b、图10c和图10d示出了伪外延区64的形成，可以通过外延生长形成伪外延区64。相应的工艺被示出为图24中所示的工艺流程200中的工艺222。可以理解，伪外延区64的外延生长是从半导体鳍46开始的，如图10d所示。因此，虽然伪外延区64被示出为接触介电区(如图10a所示)，但仍然实现了外延生长。伪外延区64的材料不同于半导体鳍46的材料(图10b和图10d)。根据一些实施例，伪外延区64由硅锗形成，其中伪外延区64中的锗百分比高于半导体鳍46中的锗原子百分比，例如，差为约20％或更大。例如，伪外延区64中的锗百分比可以在约20％和约50％之间的范围内。可以理解，伪外延区64中的锗百分比不能太高或太低。如果它太低，则在伪外延区64和硅鳍46之间没有足够的蚀刻选择性。如果锗百分比太高，由于伪外延区64和半导体鳍46之间的差太大，外延中将存在工艺问题。伪外延区64的厚度t4可以在约10nm和约20nm之间的范围内。
[0031]
在后续工艺中，用替换源极和漏极区替换伪外延区64。根据本发明的一些实施例，相同伪介电鳍62的相对侧上的替换源极/漏极区具有相反的导电类型。在相同的伪介电鳍62的相对侧上的替换源极/漏极区可以分别是p型finfet和n型finfet的源极/漏极区。
[0032]
在图11a、图11b、图11c、图11d、图12a、图12b、图12c、图12d、图12e、图13a、图13b、
图13c、图13d、图14a、图14b、图14c和图14d中示出了p型替换源极区和漏极区的形成。图11a、图11b、图11c和图11d示出了第一图案化掩模66的形成。根据一些实施例，第一图案化掩模66由氮化硅、碳氮氧化硅等形成。沉积工艺是共形沉积工艺，诸如ald、cvd等。第一图案化掩模66的厚度可以在约2nm和约4nm之间的范围内。
[0033]
参考图12a、图12b、图12c和图12d，施加光刻胶68并图案化光刻胶68。如图12a和图12d所示，第一图案化掩模66的在相应的介电鳍62的一侧(左侧或右侧)上的一些部分暴露。如图12a和图12c所示，在相应的介电鳍62的另一侧(相应的右侧或左侧)上的第一图案化掩模66的整体被光刻胶68覆盖。由于光刻胶68具有条形形状，因此部分地覆盖伪栅极堆叠件58(图12b)。应当理解，当小心地控制光刻胶形成中的重叠变化时，例如，小于约15nm，可以去除第一图案化掩模66的与预期的伪外延区64重叠的部分，而不去除后续工艺中未预期的伪外延区64。
[0034]
图12e示出了图12a中的区域69的放大视图。如图12e所示，去除通过光刻胶68暴露的第一图案化掩模66的水平部分，暴露下面的伪外延区64，允许在后续工艺中去除伪外延区64。可能存在或可能不存在第一图案化掩模66的一些垂直部分。在随后的伪外延区64的蚀刻中，可以消耗或不消耗第一图案化掩模66的剩余垂直部分。
[0035]
然后在蚀刻工艺中去除暴露的伪外延区64，其中在蚀刻工艺中未蚀刻介电鳍62。因此，去除相应的介电鳍62的一侧(左侧或右侧)上的伪外延区64，从而重新形成沟槽42。相应的工艺被示出为图24中所示的工艺流程200中的工艺224。所得到的结构在图13a、图13b、图13c和图13d中示出。伪外延区64的蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。当伪外延区64由硅锗形成时，并且当使用湿蚀刻工艺时，可以使用臭氧(o
3
)、氨(nh
3
)、第一化学溶液或第二化学溶液来蚀刻伪外延区64。第一化学溶液(有时称为标准清洁1(sc1)溶液)可包括nh
4
oh、h
2
o
2
和h
2
o。第二化学溶液(有时称为标准清洁2(sc2)溶液)可包含hcl、h
2
o
2
和h
2
o等。当伪外延区64由硅锗形成时，并且当使用干蚀刻工艺时，可以使用hf、f
2
等蚀刻伪外延区64。在蚀刻工艺之后，介电层34和介电衬垫32的顶部边缘暴露于所得到的沟槽42。介电层36和介电鳍62的侧壁也暴露于沟槽42。
[0036]
图14a、图14b、图14c和图14d示出了p型源极/漏极区70的形成。相应的工艺被示出为图24中所示的工艺流程200中的工艺226。生长是选择性的，使得源极/漏极区70从半导体鳍46的部分的侧壁开始生长，半导体鳍46的这些部分直接位于伪栅极堆叠件58和栅极间隔件61下方(图14d)。如图14b和图14c所示，生长不是从介电材料(诸如介电层32、34、36、介电鳍62、栅极间隔件61、第一图案化掩模66等)开始。生长的p型源极/漏极区70填充沟槽42，如图14a所示。在p型源极/漏极区70的生长中，可以原位掺杂诸如硼、铟等的p型杂质。例如，p型源极/漏极区70可以由硅硼(sib)、硅锗硼(sigeb)等形成。在形成p型源极/漏极区70之后，去除光刻胶68(图12a、图12b和图12c)。然后去除第一图案化掩模66的剩余部分。
[0037]
图15a、图15b、图15c、图15d、图16a、图16b、图16c、图16d、图16e、图17a、图17b、图17c、图17d、图18a、图18b、图18c和图18d示出了形成n型替换源极/漏极区的工艺。图15a、图15b、图15c和图15d示出了第二图案化掩模72的形成。根据一些实施例，第二图案化掩模72由氮化硅、碳氮氧化硅等形成。沉积工艺包括共形沉积工艺，诸如ald、cvd等。第二图案化掩模72的厚度可以在约2nm和约4nm之间的范围内。
[0038]
参考图16a、图16b、图16c和图16d，施加光刻胶74并图案化光刻胶74。如图16a所
示，第二图案掩模72的在相应的介电鳍62的一侧(左侧或右侧)上的一些部分暴露，并且在相应的介电鳍62的另一侧(右侧或左侧)上的第二图案化掩模72的整体由光刻胶74覆盖，如图16a、图16c和图16d所示。伪栅极堆叠件58(图16b)被部分覆盖，因为光刻胶74具有条形。
[0039]
图16e示出了图16a中的区域75的放大视图。如图16e所示，去除第二图案化掩模72的水平部分，其中水平部分通过光刻胶74暴露，暴露下面的伪外延区64，允许去除伪外延区64。可能存在或可能不存在第二图案化掩模72的一些垂直部分。在随后的伪外延区64的蚀刻中，第二图案化掩模72的剩余垂直部分可以被消耗，或者可以不被消耗。
[0040]
然后在蚀刻工艺中去除暴露的伪外延区64，其中在蚀刻工艺中未蚀刻介电鳍62。因此，去除相应的介电鳍62的一侧(左侧或右侧)上的伪外延区64，使得重新形成沟槽42。相应的工艺被示出为图24中所示的工艺流程200中的工艺228。所得到的结构在图17a、图17b、图17c和图17d中示出。伪外延区64的蚀刻工艺可包括干蚀刻工艺或湿蚀刻工艺。蚀刻剂可以选自与图13a中所示的蚀刻工艺相同的蚀刻剂候选组。在蚀刻工艺之后，介电层34和介电衬垫32的顶部边缘暴露于所得到的沟槽42。介电层36和介电鳍62的侧壁也暴露于沟槽42。然后去除光刻胶74。
[0041]
图18a、图18b、图18c和图18d示出了n型源极/漏极区76的形成。相应的工艺被示出为图24中所示的工艺流程200中的工艺230。该形成是选择性的，使得源极/漏极区76从半导体鳍46的部分的侧壁开始生长，半导体鳍46的这些部分直接位于伪栅极堆叠件58和栅极间隔件61下面。选择性生长不是从诸如图案化掩模72、介电层32、34、36、介电鳍62、栅极间隔件61等的介电材料开始的，如图18b、图18c和图18d所示。生长的n型源极/漏极区76填充沟槽42，如图18a所示。在n型源极/漏极区76的生长中，可以原位掺杂诸如磷、砷、锑等的n型杂质。例如，n型源极/漏极区76可以由硅磷(sip)、硅碳磷(sicp)等形成。根据一些实施例，可以在形成n型源极/漏极区76之前或之后形成p型源极/漏极区70。
[0042]
在后续工艺中，去除图案化掩模72的剩余部分。然后形成接触蚀刻停止层(cesl)77和层间电介质(ild)78，如图19a、图19c和图19d所示。相应的工艺被示出为图24中所示的工艺流程200中的工艺232。可以使用诸如ald或cvd的共形沉积方法来形成cesl 77。ild 78可以包括使用例如fcvd、旋涂、cvd、pecvd或其他沉积方法形成的介电材料。ild 78也可以由氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)等形成。可以执行诸如cmp工艺或机械研磨工艺的平坦化步骤以使ild 78、伪栅极堆叠件58(图18b、图18c和图18d)和栅极间隔件61的顶面彼此齐平。
[0043]
在后续工艺中，去除伪栅极堆叠件58(图18b、图18c和图18d)，形成沟槽80，如图19b、图19c和图19d所示。相应的工艺被示出为图24中所示的工艺流程200中的工艺234。沟槽80位于栅极间隔件61之间，并且暴露于栅极间隔件61，并且下面的伪半导体层48暴露于沟槽80。如图19b所示，由于(多晶硅)伪栅电极52不像传统工艺那样延伸到高半导体鳍之间的高高宽比空间中，所以去除伪栅电极52不涉及高高宽比蚀刻工艺。因此，去除伪栅电极52不易于发生工艺错误。
[0044]
接下来，使用蚀刻伪半导体层48但不蚀刻半导体鳍46的蚀刻剂去除伪半导体层48。还蚀刻掩模层26和心轴27b(图19b)。因此，沟槽80向下延伸到与半导体鳍46相同的水平。所得到的结构在图20a、图20b、图20c和图20d中示出。
[0045]
参考图20b，每个半导体鳍46具有至少三个侧面，包括顶侧、左侧和暴露于相应沟
槽80的右侧。根据一些实施例，半导体鳍46的底侧连接到介电层34和介电衬垫32的顶部边缘。根据可选实施例，半导体鳍46的底侧与介电层34和介电衬垫32的顶部边缘通过间隙间隔开。换句话说，在如图20b所示的截面图中，半导体鳍46可以是浮置的。当在先前的蚀刻工艺和相应的清洁工艺中使介电层34和介电衬垫32的顶部凹进时，会发生这种情况。区域81示出了可以形成间隙82(图20d)以将半导体鳍46与相应的下面的介电层34和介电衬垫32分隔开。图20d示出了间隙82。在cesl 77和ild 78下面的源极/漏极区70和76保持完整，如图20a所示。
[0046]
返回参考图19c，在沟槽80下方，存在掩模层26和心轴27b。这些部分的蚀刻导致沟槽80向下延伸到半导体条部分27a，如图20b和图20c所示。
[0047]
图21a、图21b、图20c和图21d示出了替换栅极堆叠件88的形成，包括栅极电介质84和位于相应的栅极电介质84上方的栅电极86。相应的工艺被示出为图24所示的工艺流程200中的工艺236。图22示出了图21b中的区域90的放大视图，并且图23示出了图21c中的区域92的放大视图。在替换栅极88的形成中，首先形成栅极电介质84(图15a)，栅极电介质84延伸到沟槽80(以及可能的间隙82(图20d)，如果它们形成)中，并且可以具有在ild 78上方延伸的部分。根据本发明的一些实施例，栅极电介质84包括界面层84a(il，图22)作为其下部。il84a可以包括氧化物层，诸如氧化硅层，通过化学氧化工艺或沉积工艺形成氧化物层。栅极电介质84还可以包括在il 84a上方形成的高k介电层84b(图22)。高k介电层84b形成为共形层，并且包括高k介电材料，诸如氧化铪、氧化镧、氧化铝、氧化锆等。高k介电材料的介电常数(k值)高于3.9，并且可高于约7.0。根据本发明的一些实施例，使用ald或cvd形成栅极电介质84中的高k介电层84b。
[0048]
栅电极86形成在栅极电介质84上方并填充沟槽80的剩余部分。栅电极86的形成可包括多个沉积工艺以沉积多个导电层，并执行平坦化步骤以去除ild 78上方的导电层的多余部分。导电层的沉积可以使用诸如ald或cvd的共形沉积方法来执行。
[0049]
栅电极86可以包括扩散阻挡层(未示出)和位于扩散阻挡层上方的一个(或多个)功函层86a(图22和图23)。扩散阻挡层可以由氮化钛(tin)形成，tin可以(或可以不)掺杂硅以形成tisin。功函层86a可以是中间间隙功函层，或者可以是p型功函层或n型功函层。在沉积功函层之后，形成另一个阻挡层(未示出)，另一个阻挡层可以是另一个tin层。栅电极86还可以包括填充金属86b，填充金属86b可以由例如钨或钴形成。
[0050]
如图22所示，示出了p型finfet 94a和n型finfet 94b的栅极和沟道区的部分的放大视图，p型finfet 94a和n型finfet 94b共享共同的栅极堆叠件88。源极/漏极区70(图21a)形成p型finfet 94a的源极/漏极区。源极/漏极区76(图21a)形成n型finfet 94b的源极/漏极区。半导体鳍46形成p型finfet 94a和n型finfet 94b的沟道区。根据一些实施例，栅极堆叠件88位于半导体鳍46的三个侧面(顶侧、左侧和右侧)上，如图22所示。所得到的晶体管是finfet，并且可以具有ω栅极。根据形成间隙82(图20d)的可选实施例，栅极电介质84直接在半导体鳍46下面延伸，以完全环绕相应的半导体鳍46。栅电极86可以(或可以不)完全环绕相应的栅极电介质84和半导体鳍46，使得所得到的晶体管可以是全环栅(gaa)晶体管。
[0051]
本发明的实施例具有一些有利特征。通过形成心轴，然后在心轴的相对侧上形成接触心轴的半导体鳍，可以基于相同的半导体心轴/条形成p型多栅极晶体管和n型多栅极
晶体管。这显著地减小了晶体管的尺寸，例如，减小了约20％至约40％。可以形成gaa晶体管或finfet(可以包括ω栅极)以改善栅极控制。本发明的工艺与现有的finfet形成工艺兼容。由于多晶硅伪栅极不像传统工艺那样延伸到高半导体鳍之间的高高宽比空间中，所以多晶硅伪栅极的去除不涉及高高宽比蚀刻工艺，高高宽比蚀刻工艺容易产生工艺误差。
[0052]
根据本发明的一些实施例，一种方法包括：在半导体衬底上方形成外延半导体层；蚀刻外延半导体层和半导体衬底以形成半导体条，该半导体条包括用作心轴的上部，其中上部是外延半导体层的剩余部分；和位于心轴下方的下部，其中下部是半导体衬底的剩余部分；从心轴的第一侧壁开始生长第一半导体鳍；从心轴的第二侧壁开始生长第二半导体鳍，其中第一侧壁和第二侧壁是心轴的相对侧壁；基于第一半导体鳍形成第一晶体管；并且基于第二半导体鳍形成第二晶体管。在实施例中，形成第一晶体管包括形成p型晶体管，并且形成第二晶体管包括形成n型晶体管。在实施例中，形成第一晶体管包括：在第一半导体鳍的一部分上形成伪栅极堆叠件；去除伪栅极堆叠件以暴露第一半导体鳍的部分；蚀刻直接位于第一半导体鳍的部分下方的介电区；以及形成围绕第一半导体鳍的部分的替换栅极堆叠件。在实施例中，该方法包括在第一半导体鳍上生长伪半导体层，其中伪半导体层和第一半导体鳍由不同的半导体材料形成。在实施例中，蚀刻外延半导体层和半导体衬底还在半导体条的相对侧上形成第一沟槽和第二沟槽，并且该方法还包括：在第一沟槽和第二沟槽中分别形成第一隔离区和第二隔离区；蚀刻第一隔离区的第一部分和第二隔离区的第二部分以形成凹槽，其中在凹槽中生长第一半导体鳍和第二半导体鳍。在实施例中，形成第一晶体管和形成第二晶体管包括形成由第一晶体管和第二晶体管共享的共同栅极堆叠件。在实施例中，半导体衬底是硅衬底，并且形成外延半导体层包括外延生长硅锗层。
[0053]
根据本发明的一些实施例，一种方法包括执行第一外延以从半导体心轴的第一侧壁和第二侧壁生长第一半导体鳍和第二半导体鳍；在第一半导体鳍和第二半导体鳍中的每个的第一部分上形成伪栅极堆叠件；去除第一半导体鳍和第二半导体鳍中的每个的第二部分；氧化半导体心轴以形成介电鳍；在由第一半导体鳍和第二半导体鳍的去除的第二部分留下的空间中分别生长第一伪半导体区和第二伪半导体区；分别用第一源极/漏极区和第二源极/漏极区替换第一伪半导体区和第二伪半导体区；以及用替换栅极堆叠件替换伪栅极堆叠件。在实施例中，该方法包括分别在第一半导体鳍和第二半导体鳍上生长第一伪半导体层和第二伪半导体层，其中伪栅极堆叠件形成在第一伪半导体层和第二伪半导体层上方。在实施例中，该方法包括在去除第一半导体鳍和第二半导体鳍中的每个的第二部分之前，执行蚀刻工艺以去除第一伪半导体层和第二伪半导体层。在实施例中，该方法包括在半导体衬底上外延生长外延层；以及蚀刻半导体衬底上的外延层以形成第一沟槽和第二沟槽，其中第一沟槽和第二沟槽之间的外延层的部分形成半导体心轴。在实施例中，该方法包括分别在第一沟槽和第二沟槽中形成第一隔离区和第二隔离区；以及蚀刻第一隔离区和第二隔离区中的每个的部分，以露出半导体心轴的第一侧壁和第二侧壁。在实施例中，第一源极/漏极区是p型，并且第二源极/漏极区是n型。在实施例中，替换栅极堆叠件完全环绕第一半导体鳍的第一部分。
[0054]
根据本发明的一些实施例，一种器件包括：块状半导体衬底；半导体条，位于块状半导体衬底上方并且连接到块状半导体衬底；栅极堆叠件，包括与半导体条重叠并接触的第一部分；第一半导体鳍和第二半导体鳍，接触栅极堆叠件的第一部分的相对侧壁，其中栅
极堆叠件还包括位于第一半导体鳍的与第一部分相对的侧上的第二部分；位于第二半导体鳍的与第一部分相对的侧上的第三部分；第一源极/漏极区，连接第一半导体鳍的侧壁；以及第二源极/漏极区，连接第二半导体鳍的侧壁。在实施例中，该器件包括第一隔离区和第二隔离区，其中第一隔离区和第二隔离区的下部与半导体条的相对侧壁接触。在实施例中，第一源极/漏极区和第二源极/漏极区具有相反的导电类型。在实施例中，该器件还包括介电鳍，其中第一源极/漏极区和第二源极/漏极区与介电鳍的相对侧壁接触。在实施例中，介电鳍包括硅锗氧化物。在实施例中，介电鳍与半导体条重叠并且接触。
[0055]
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。