专利名称：Cmos装置的制作方法
根据权利要求1的前叙部分，本发明涉及一种CMOS装置，在这种装置中至少有一个NMOS区及至少有一个PMOS区，并且在其表面配置一些衬底接触，通过它们给CMOS装置各衬底部分施加预先确定的电压值。
长时间以来人们已经知道这种类型的各种CMOS装置并得以广泛应用。这种类型的一个具体实施例装置示于图2。
图2所示为一个通常的CMOS装置的横截面示意图。
所示的这种CMOS装置有一个p-型衬底1，在衬底中形成一个NMOS区2及PMOS区3。
在NMOS区2中形成一个NMOS晶体管21，它的源区22及漏区23设计为p-型衬底1内形成的n+区。
为了实现PMOS区3，在p-型衬底1内埋置了一个盆状的n-型衬底30。在这个PMOS区3中形成一个PMOS晶体管31，此晶体管的源区32和漏区33设计为在n-衬底30内提供的p+区。
各个晶体管的栅区及晶体管的工作方法和功能同下面的解释没有关系；因而，既未在图2中将其示出也未在说明书中进行更详细地描述。
反之，进一步考察的出发点是图2所示CMOS装置中pnpn区的顺序，它是由以下的顺序形成的，即(1)PMOS晶体管31的源区和漏区，分别为32和33，(2)PMOS晶体管31的n-型衬底30，(3)CMOS装置和NMOS晶体管21的p-型衬底1，以及(4)NMOS晶体管21的源区和漏区，分别为22及23。
上述pnpn区的顺序是一个闸流管区的顺序。
只要区(2)和区(3)之间的p-n结，即PMOS晶体管31的n-型衬底30及CMOS装置的p-型衬底1或NMOS晶体管21之间的结处于阻塞状态时，闸流管也处于截止状态，它的存在对各个晶体管的功能没有影响。
但是若这个结变成导电状态(由于载流子在各衬底中的不希望的迁移)则区(1)和(4)，即PMOS晶体管31的源区32及漏区33，及NMOS晶体管21的源区22和漏区23从电学上彼此连接起来，这将导致各晶体管功能失效或甚至导致各晶体管损坏。
为了避免CMOS装置中这种类型不希望的闸流管效应，即为了增加这种CMOS装置的防闭锁能力，在CMOS装置的表面设置多个衬底接触。
这些衬底接触是通过NMOS区2内的接地的p+型部分24，以及PMOS区3内的与正电压连接的n+型部分34来实现的。这样，可以防止，所谈到的使p-n结导电的载流子在各衬底中自由迁移，因而防止了闸流管可能的触发。
但是为了可靠地保证这个作用，必须保持相邻衬底接触之间及衬底接触同各晶体管源区和漏区之间有一个确定的最大距离。相邻衬底接触之间的典型最大距离值约为50μm，而衬底接触同各晶体管的源区和漏区之间典型最大距离值约为25μm。
为了可靠地满足这些条件，已知的CMOS装置通常覆盖有一个均匀格点的衬底接触。这种类型的结构示于图3。
图3示出一个通常的CMOS装置表面上的衬底接触的配置。
每一个衬底接触用一个·表示，它们在整个CMOS装置中均匀地分布，相邻衬底接触之间的距离基本上恒定约为50μm。
很明显，配置这种类型衬底接触导致CMOS装置一个不可忽略的增大，或给其进一步小型化造成很多限制。
因而本发明的任务在于，根据权利要求1的前叙部分如此改进CMOS装置，使可以在维持其防闭锁能力的同时进一步小型化。
依据本发明借助权利要求1的特征部分所要求的特征来完成此任务。
因此，其做法是在至少一个NMOS区内每单位面积的衬底接触平均数目和/或每单位面积的平均衬底接触面积要比在至少一个PMOS区内的要小很多。
提供这样的特征的作用是(1)在一个CMOS装置上衬底接触总数和/或上述衬底接触需要的衬底接触面积可以得到降低，和(2)在这个CMOS装置内形成的电子元件可以在这样的位置排列的更紧密，在该位置在单位面积内设置少量衬底接触数目和/或在单位面积内设置小的衬底接触面积。
这便允许在比以前情况更小的面积内用CMOS工艺制作给定的电路。
研究表明，防闭锁能力并不因采取了本发明的措施而有所降低。因此，提供了一个在保持其防闭锁能力同时又可进一步小型化的CMOS装置。
从属权利要求涉及本发明一些有益的改进。
下面利用实施例并参照附图对本发明进行更详细地解释，其中
图1示出根据本发明设计的一个CMOS装置的平面视图，它用来说明该装置表面上衬底接触的配置。
图2示出一个通常的CMOS装置横截面图，及图3示出一个通常CMOS装置的平面视图，它用来说明在该装置表面上衬底接触的配置。
除了衬底接触以外，图1所示的CMOS装置具有与图2所示的通常CMOS装置相同的基本结构。这就是说，它包含至少一个NMOS区2和至少一个PMOS区3，它们基本上可以用图2所示的方式制作，并按图1所示的方式彼此邻接。
为了增加防闭锁能力，在图1所示的平面视图中，在CMOS装置的连接侧再次设置衬底接触。但是衬底接触的数目及配置要根据本发明如此进行修正，以使至少一个NMOS区中单位面积的平均衬底接触数目和/或单位面积内平均衬底接触面积，比在至少一个PMOS区内的要小很多。
根据本发明的措施一个可能的实施例是，如图1所示用开始所述已知方式设置至少一个有衬底接触的POMS区3，而NMOS区2只在边沿设置有衬底接触。
与技术专家以前的观点相反，当在PMOS区设置足够多和/或大的衬底接触时，有可能全部或至少在尽可能大的程度上省去NMOS区内的衬底接触，且不必明显地损害其防闭锁能力。
根据图1，在图中所示的NMOS区2中只配置少量的衬底接触，而PMOS区3有已知的密度和尺寸的衬底接触34，即例如其相互距离约为50μm；在NMOS区内减少以前通常配置的衬底接触数目和/或衬底接触面积(各分离的衬底接触的面积之和)，使其没有必要同时增加PMOS区内的衬底接触数目和/或衬底接触面积。
同被配置的数目和/或占据的面积无关，在区的边界处配置衬底接触至多不过导致对CMOS装置小型化有轻微影响，因为为了安全和可靠性的理由，上述的在NMOS区内实现的电子元件无论如何不可能被置于任意靠近区的边界。
与根据本发明措施的所选择的实现形式无关，由于衬底接触数目和/或衬底接触所占的面积的这种绝对的减少，可能在NMOS区内给电子元件配置以较高的元件密度，这便导致这种装置的面积显著的减小。在具有被选择的纯NMOS区的试验装置中，例如在ROM(只读存储器)中，面积的减少为百分之几十。
此外，根据本发明提供的措施，也使CMOS装置的生产更简单和更便宜(在布图设计中有更少的限制，被连接或用于接触的接触点数更少，有更低的材料消耗)。
权利要求
1.CMOS装置，其至少具有一个NMOS区(2)和至少有一个PMOS区(3)，而且在其表面配置有衬底接触(24，34)，经过它们可以给CMOS装置的各衬底部分(1，30)施加预先确定的电压值，其特征在于，在至少一个NMOS区(2)内，每单位面积的衬底接触(24，34)的平均数目和/或每单位面积的平均衬底接触面积比在至少一个PMOS区(3)内的要小很多。
2.根据权利要求1的CMOS装置，其特征在于，至少一个NMOS区(2)基本上是无衬底接触(24，34)的。
3.根据权利要求1或2的CMOS装置，其特征在于，在至少一个NMOS区(2)中，每单位面积衬底接触(24，34)的数目在区的边界要高于在区的中央。
全文摘要
本发明给出了一个CMOS装置,其至少有一个NMOS区(2)和至少有一个PMOS区(3),并且在其表面配置有衬底接触(24,34),经过它们可以给CMOS装置的各衬底部分(1,30)施加预先确定的电压值,所给出的CMOS装置的特征在于,在至少一个NMOS区(2)内每单位面积的平均衬底接触(24,34)的数目和/或每单位面积的平均衬底接触面积要比至少一个PMOS区(3)的小很多。
文档编号H01L21/8238GK1207829SQ96199786
公开日1999年2月10日 申请日期1996年11月18日 优先权日1995年12月6日
发明者H·瑟德拉克 申请人:西门子公司