专利名称：在存储单元的电容器阵列上制作位线的方法
技术领域：
本发明涉及半导体存储器件的制作方法，特别涉及在存储单元的电容器阵列上制作位线的方法。
由于极大规模集成半导体技术(VLSI，very-large scale integration)的缘故，晶片的电路密度已有显著的增加。形成在半导体衬底上与其中的微型化器件构成了这些电路，它们之间是以极为紧密接近的方式互相分离，且其包装密度也有显著的增加。近来在照相平版印刷(photolithography)技术方面的进展，诸如相移掩模(phase-shifting mask)，以及自动对准技术(self-alignedprocess)的发展，已进一步地降低了半导体器件的尺寸并增加了电路的密度。这些发展导致超大规模集成(ULSI，ultra large scale integration)的器件能以小于一微米的最小器件尺寸，在晶片上制作超过一百万个的晶体管。利用这类改进的技术所制作的器件，由于其尺寸缩小的缘故，有些已经遇到电特性上限制的问题。
遇到电特性上限制问题的这类电路器件之中，有一种是为动态随机存取存储器(DRAM，dynamic random-access memory)芯片上的存储单元阵列。通常由单一金属氧化物半导体场效晶体管(MOS-FET，metal-oxide-semiconductor field-effect transistor)与单一电容所构成的此类单个DRAM存储单元，已在电子工业中被广泛利用来存储资料。单一DRAM的存储单元可以将一个位的资料以电荷的形态存储在电容器中。由于存储单元面积减小所造成的存储单元电容量的减小，乃是DRAM能再增加包装密度的一个严重障碍。因此，存储单元电容量降低的问题必须予以解决，才能够在半导体存储器件中完成较高的包装密度。由于存储单元电容量的减小非但减低了资料读出的能力，增加了存储单元的软错误率(soft error rate)，并且由于电阻性器件的运作缘故因而在低电压动作期间消耗了过量的电力。
通常，在存储单元面积约为1.5μm2并采用一种常见的二度空间层叠电容单元结构的一种64MB DRAM之中，虽然使用诸如五氧化二钽(Ta2O5)的高介电常数材料，但仍无法获得足够的存储单元电容量。因此，已提议一种具有三度空间结构的层叠电容器来增加存储单元的电容量。此类层叠电容器包含有，例如，双层叠、翼形、柱形、分散层叠、以及盒式结构等的电容器。
已知DRAM的电容器阵列结构通常使用埋置式位线或非埋置式位线。当使用埋置式位线结构时，所提供的位线的形态是与存储单元场效应晶体管(FET)的位线接触窗在垂直方向上互相接近，其存储单元电容器是以水平的形态形成在字线与位线的上方。当使用非埋置式位线结构时，深入的垂直接触窗是通过一厚绝缘层到达存储单元FET而形成，其电容器是被设置在字线的上方但在位线的下方。此种非埋置式位线的结构也被称为“位线下电容器”(capacitor-under-bitline)或者“位线在电容器上”(bitline-over-capacitor)的结构，这也是本发明的主题。
下面的美国专利中揭示了相关的制作以及位线的结构颁予Lage的美国专利第5,389,566号，颁予Choi等人的美国专利第5,422,295号，以及颁予Dennison的美国专利第5,401,681号。不过，利用较少的光学及蚀刻步骤便可以改进这些公知技术的制作。多种此类公知技术方法皆需要实质上相当多会使制造程序更为复杂且昂贵的制作步骤与/或平面结构。其它的制作方法也须依赖控制蚀刻的进行到达一个预定的蚀刻深度，而这在半导体制造的环境之中可能是相当难以控制的。此外，位线接触窗开口时常会需要较大的制作程序误差来避免位线接触窗与字线或电容极层发生短路的情形。再者，存储单元的尺寸也必须进一步地减小才能够完成器件再缩小化的目的。
对于发展出这些能够将制作成本减至最低，且将半导体器件的成品率增至最高的电容器与位线制作方法来说，则是一种挑战。特别是，对于发展出能将光刻胶光刻操作的次数减到最少，并仍提供最大制作程序误差容许度以获得最高成品率的方法来说，也是一种挑战。
本发明的一个目的是在于提供可以减少光学及蚀刻步骤的一种制作位线接触窗的方法。
本发明的另一目的是在于提供可以减低制作过程的复杂度，并提供额外的程序误差容许度，以减低位线与字线及电极层发生短路情形的一种“位线在电容器上”的制作方法。
本发明的又一目的是在于提供一种方法可供制作动态随机存取存储器(DRAM)，其只使用三层多晶硅层以及具有较高密度的位线，但其成本较低，易于制造，且成品率增加。
为达到上述目的，本发明提供一种制作高密度存储器件位线的方法。该方法首先在一衬底上的两个分离的转移栅(transfer gate)，之间提供一漏极区，漏极区上的第一氧化硅绝缘层，漏极上具有一多晶硅上电极层的一电容器，以及在其形成的结构之上的一金属间的电介质层。首先，在金属间电介质层之中形成一位线接触开口，其终止于漏极上的上电极层处。接着，利用各向异性的多晶硅蚀刻工艺来除去漏极上电极层。第三，再在位线开口的侧壁上形成电介质间隔层。间隔层将上电极层与位线分隔开。间隔层亦容许使用较小的位线，因而使得所制成的存储单元也可以较小。第四，由间隔层所对正排列的位线开口内被填以金属以便接触位线。
更具体的说，本发明提供了一种方法可供制作高密度DRAM的位线。该DRAM的制作只使用了三层的多晶硅层。此方法首先在一衬底上的两分离转移栅之间提供一个漏极区。接着，再在漏极，转移栅的内部侧壁，以及栅电极上表面上形成第一氧化硅绝缘层。存储电极是形成在源极之上。接着再在包含存储电极的整个衬底表面上形成一电容电介质层。
电容电介质层以及第一绝缘层之上至少形成一第一多晶硅层(上电极层)。该第一多晶硅层最好被形成在整个衬底表面上。第一导电层之上形成一金属间电介质层。漏极之上的第一金属间电介质层之中形成一第一开口，曝露出漏极上的第一多晶硅层。第一开口是由金属间电介质层的侧壁所界定。曝露出来的第一多晶硅层在第一开口内是经过各向异性蚀刻处理，曝露出漏极上的第一氧化硅绝缘层。各向异性蚀刻处理也在第一开口内形成第一多晶硅层的侧壁。在一个重要的步骤之中，在金属间电介质层与第一导电层的侧壁上形成一电介质侧壁间隔层，此电介质侧壁间隔层也形成在第一绝缘层之上，因而形成一第二开口。接着再在第二开口之内形成一位线接触塞以便与漏极接触。最后，保护层与金属层被形成于此时的表面上，以将电路中的器件连接起来。
本发明相对于惯用技术提供了多种的优点。本发明只使用三层多晶硅层来界定一个DRAM存储单元及位线接触窗。本发明与公知技术的制作相比较之下减少了掩蔽以及蚀刻的步骤。此外位线接触窗的四步骤制作过程可以显著地减少必须用来避免字线(或电容上电极层)与位线之间发生短路的保护空间。与公知的DRAM制作相比较之下，本发明可以将存储单元的面积减少达10至20％。本发明的方法也使用多晶硅层来覆盖除了漏极的上面外，位线用以连接至漏极的位线接触区域以外的整个的芯片。第三多晶硅层(上电极层)的这种全面覆盖可以显著地减低DRAM的软错误率。
依据本发明的一种半导体器件的特点与优点，以及依据本发明而制作此种半导体器件方法的进一步细节，将在后面结合附图进行的详细说明中变得更为清楚而易于了解，附图中，相应的参考标号是被用来标示相似的或对应的部件，区域以及部分等，其中
图1至图8是分别显示依据本发明制作一DRAM的位线步骤的截面图。
本发明将参照附图加以详细说明。本发明提供一种制作存储单元(例如，DRAM)的方法，其拥有具备小尺寸的电容上位线，只需要较少的光学步骤，并可以因制作误差容许度的增加而增进成品率。目前在制造DRAM存储单元时，用制作场氧化物(FOX，field oxide)与场效应晶体管的制作步骤，在此只简单地予以说明，以便能够较易于了解本发明。本领域的技术人员应可了解，利用本实施例的说明中所未包含在内的额外制作步骤，亦可以将其它型式的半导体器件包含于DRAM芯片之中。例如，N型衬底中P阱区以及CMOS电路都可在其中制成。另外也应了解，附图只显示了同时制作形成于衬底上的多种DRAM存储存储单元中的一个。此外，该位线也可以应用在除了DRAM芯片之外的其它芯片形式上。除此之外，该位线亦可以被应用于诸如SRAM，EPROM与E2PROM的其它芯片形态中。
应当了解的是衬底10应能包括一半导体晶片，形成在晶片中的有源与无源器件，以及形成在晶片表面上的各层。“衬底表面”一词是指包含在一半导体晶片之上的大部分曝露的各层，诸如硅表面，绝缘层与金属线等。
如图1中所示，本发明的方法的起始步骤是在具有场氧化物层12，以及在其上形成有FET器件的一衬底上制作一位线。场氧化物层12是被形成在一半导体衬底10上以提供有源器件区以及绝缘区。较佳的衬底应由具有(100)晶格指向的P型单晶硅所构成。相对较厚的一层场氧化物(FOX)12环绕着有源器件区形成，以便将这些区域绝缘。该场氧化物是利用一层厚氧化硅(氧化物垫)与构成一种氧化阻挡的更厚的氮化硅层，将有源器件区加以掩蔽而形成。硅衬底接着再在一种氧化的环境之中进行氧化，以形成氧化物层12。其较佳的厚度应在大约4,000至6,000的范围内。
在将氮化硅阻挡层与氧化物垫以常用的湿蚀工艺除去之后，接着再在有源器件区域之中形成半导体FET器件。DRAM中最常用的器件是为MOSFET。此器件是利用首先将有源器件区予以热氧化以形成一薄栅极氧化物13而形成。就一3V的电源而言，其较佳的厚度应在大约75至120A之间。
一层适当的掺杂多晶硅层(亦即，第一多晶硅层)，与一绝缘层被淀积在衬底10之上，且可以使用公知的照相平版印刷技术在多晶硅层中，以及由转移栅14，18所构成的绝缘层中形成所需图形。这些步骤可以在有源器件区域内形成MOSFET的转移栅。如图1中所示的，在衬底表面上形成有两个转移栅，其设置在场氧化物区12之间。转移栅与氧化物12之间的第一有源区4(例如，源极)，是被用来与存储单元电容形成电连接的。转移栅之间的区域，即第二有源区8(例如，漏极)，则是用来电连接位线的。其它的转移栅则可以形成在衬底上的其它位置。转移栅可用以将MOSFET栅电极电连接至DRAM芯片上适当周边电路的字线。接着即形成N沟道MOSFET的轻掺杂源极-漏极4A，8A，通常是利用通过转移栅14，18与场氧化物12之间注入N型离子杂质而形成，诸如注入砷或磷。例如，一种典型的注入物可为磷P31，其剂量(dose)大约在1E13至1E14原子/cm2之间，且其注入能量约在30至80KeV之间。
在形成轻掺杂的源极/漏极4A，8A之后，侧壁间隔层16，17即可形成在转移栅14，18的侧壁上。面朝向漏极8(位线)的这些侧壁间隔层17被称为内侧壁间隔层。这些侧壁间隔层16，17最好是利用沉积一层低温氧化硅，并再进行各向异性深蚀刻到达硅层表面而形成。例如，氧化硅层可以是利用四乙氧基硅烷(TEOS，tetraethoxysilane)在温度约为650至900℃范围进行化学汽相沉积，并再于一低压活性离子蚀刻器内进行深蚀刻而形成的氧化硅层。
至少有两种方法可以形成源极/漏极区4，8。首先，MOSFET的源极/漏极区4，8可以利用N型离子杂质，诸如砷(As75)，在间隔层16，17之间注入，以便完成源极/漏极区4，8。其注入通常是利用通过厚度约为200至300A的薄层氧化硅层而完成，以便将注入不均(implant channehng)的情形减至最低程度，并保护免受金属与其它杂质所污染。典型的注入剂量应在大约1E15至2E16原子/cm2之间，且其注入能量应约在20至70KeV之间。N+区8最好是利用砷或磷注入所形成，其典型剂量应在大约1E15至1E16原子/cm2之间，且最好为大约5E15原子/cm2，而其注入能量则约在20至70KeV之间。其它的区域在此源极/漏极离子注入的期间皆被掩蔽起来。第二种方法则是，N+区4最好是利用如图2中所示的，由后续形成的多晶硅层24将杂质扩散出来而形成掺杂。
本实施例的其余部分特别与本发明的前述目的有关，它是关于具有小尺寸并更适于制作位线的三层多晶硅层DRAM的方法。
如图1中所示，第一绝缘层20，22至少形成在漏极8，转移栅的内侧壁17，以及栅电极上表面之上。第一绝缘层20，22可由氧化硅所构成，诸如淀积的氧化硅。第一绝缘层20，22可具有大约1,000至2,000范围之间的厚度。第一绝缘层内在源极区4上的开口最好是利用公知的照相平版印刷与干蚀刻技术加以界定。
如图2中所示，存储电极24形成在源极4，转移栅的外侧壁，以及栅电极上表面之上。存储电极24构成了与漏极4的一种电连接。在此时的衬底表面上，存储电极24可以利用顺带同时进行掺杂的导电性多晶硅层进行成像而构成。多晶硅层被保留下来覆盖源极4，外侧壁16，以及转移栅上表面18的部分，以便因此形成存储电极24。存储电极24的厚度约在2,000至6,000的范围之间。存储电极24可具有大约5E20至5E21原子/cm3范围之间的杂质浓度，且最好应约为1E21原子/cm3。此外，存储电极24可以利用多种技术使之加强，以便增加其表面面积。例如，一种半球形晶粒多晶硅(HSG，hemispherical grain polysilicon)层可在颁予Dennison的美国专利第5,401,681中所描述的存储电极之上形成。此外，N+区4最好是利用如图2中所示的，由多晶硅层24将杂质扩散形成掺杂。
如图3中所示的，存储电极24之上再淀积一电容电介质层26。电介质层26的材料可以是具有高介电常数，并为连续且无任何针孔的任何合适材料。符合条件的电介质层26可由氮化硅，氧化物/氮化物/氧化物(ONO)膜，五氧化二钽(Ta2O5)，以及氧化硅材料所构成。就3V的电源而言，符号条件的介质层26最好具有约在45至60之间的等效氧化物厚度。
参照图4，形成一上电极层30以覆盖电介质层。要完成此覆盖可以利用在衬底表面上形成一第一导电层20。第一导电层30可由硅化钨，或经掺杂的多晶硅材料所构成。第一导电层最好是以多晶硅，利用LPCVD(lowpressure chemical vapor deposition，低压化学汽相淀积)反应器，在大约550至650℃温度范围下制作形成。多晶硅层可为掺杂N+型，利用离子注入，例如，利用砷离子，以约20至80KeV之间的注入能量进行注入，且注入剂量大约为1E15至1E16原子/cm2之间。另外一种方式，多晶硅层也可以利用顺带同时进行的工序，在多晶硅淀积时进行掺杂。第一导电层30的厚度最好约在1,000至2,000的范围之间。第一导电层的杂质浓度可以大约在1E21至5E22原子/cm3之间，且最好约为1E22原子/cm3。
在本发明中，第三多晶硅层30(上电极层)最好除了在漏极8之上供位线50连接至漏极的位接触区之外，应覆盖整个的芯片。第三多晶硅层30的此种全面覆盖可以显著地减低软错误率。
如图4中所示的，第一导电层30之上形成一金属间电介质层32。金属间电介质层32最好是由硼磷硅玻璃(BPSG，borophosilicate glass)，或未掺杂的TEOS(氧化硅)所构成，并具有大约5,000至10,000范围之间的厚度。
然后，在漏极8之上，金属间电介质层32中形成第一开口38，曝露出漏极8之上的第一导电层30，第一开口是由金属间电介质层32的侧壁38所界定。如同图4中所示的，第一开口在第一金属间电介质层中形成，包含了形成具有开口37的一第一抗蚀层(resist layer)34，透过开口37各向异性地蚀刻第一金属间电介质层，并再将第一抗蚀层除去。第一金属间电介质层中第一开口38的开口尺寸是在设计准则(design rules)可以容许的范围内，且其深度约在5,000至10,000的范围之间。
如图5中所示的，在第一开口38内所曝露出来的第一导电层30以一次各向异性蚀刻工艺将其除去。各向异性蚀刻的工艺会曝露出漏极8之上的第一绝缘层32。各向异性蚀刻的工艺也会在第一导电层30中在第一开口内形成侧壁。各向异性蚀刻的工艺可以为一种干蚀刻多晶硅工序，具有针对氧化硅上多晶硅的高度选择性。各向异性蚀刻的工艺最好是使用包含有反应剂的氯化物(CL)，诸如CF2-Cl2的一种干蚀刻工艺。
如图6中所示的，电介质侧壁间隔层40是形成在金属间电介质层32以及第一导电层30的侧壁上。侧壁间隔层40至少局部地界定了一第二开口38A。侧壁间隔层40可以利用在金属间介电质层32，第一开口内的第一导电层，以及第一绝缘层32上淀积氧化物或氮化物的一电介质层而形成。接着，通过第一开口内的第一导电层，电介质层与第一绝缘层经过各向异性蚀刻而曝露出漏极8 ，并因而形成了第二开口38A(亦即，位线接触开口)。这种蚀刻程序界定了金属间电介质层以及第一导电层30侧壁上的电介质侧壁间隔层40。间隔层40最好应由氮化物构成，并应具有大约400至600范围之间的宽度，且最好约为500宽。
如图7中所示的，位线接触塞50是被形成在接触到漏极的第二开口38A之中。位线接触塞50最好是由钨或铝所构成。位线接触窗可以利用在第二开口38A之内以及在金属间电介质层之上淀积一导电层而形成。金属间电介质层上的导电层接着再进行成像。
如图8中所示的，淀积一保护层54并进行成像以便提供一个向下对着位线接触塞50的一个接触开口。该保护层最好是由硼磷硅玻璃(BPSG)所构成。数据线的材料56被淀积并进行成像以便提供所需要的数据线(例如，经过成像的金属线)。
因此，本发明提供了一种方法，可以只使用三层的多晶硅层14，24，30便制成DRAM存储单元。本发明与诸如四层多晶硅层的DRAM制作的公知技术制作相较之下，减少了掩蔽以及蚀刻的步骤。与公知的四层多晶硅层的DRAM存储单元制作方法相比之下，本发明去除了两次照相平版印刷步骤，两次反应离子蚀刻(RIE)步骤，以及位线多晶硅模组。此外，位线接触窗的四步骤制作过程可以显著地减少必须用来避免字线(或电容上电极层)与位线之间发生短路的保护空间。这可以容许DRAM存储单元的尺寸得以进一步地缩小。
本发明的方法也使用多晶硅层30(上电极层)来覆盖在漏极8之上，除了位线50用以连接至漏极的位接触区以外的整个芯片。此种全面覆盖可以显著地减低软错误率。
虽然附图中所示的是一种层叠式电容，但本领域的技术人员可以了解，本发明的位线制作方法也可以适用于任何型式的电容，诸如层叠与柱形电容。
虽然本发明已参考附图依据较佳实施例进行如上说明，但本领域技术人员应可了解的是，其各种的细节变化都可以轻易地进行而仍不偏离本发明的精神和范畴。
权利要求
1.一种在半导体存储单元的电容上制作位线的方法，在一衬底上两个分离的转移栅之间提供一漏极区，该分离的转移栅在该漏极的相反两侧具有源极；该分离的转移栅具有内部侧壁面朝向该漏极，并具有外部侧壁面朝向该源极；且该分离的转移栅具有转移栅上表面；该衬底具有分离的场氧化物区界定出包含该源极与漏极的有源区；其步骤包含a)在该漏极，该转移栅的该内部侧壁，与该转移栅上表面上形成至少一第一绝缘层；b)在该源极上，该转移栅的该外部侧壁，以及该转移栅上表面上形成存储电极；该存储电极形成到达该漏极的电连接；c)在该存储电极上形成一电容电介质层；d)至少在该电容电介质层，以及该第一绝缘层上形成一第一导电层；e)在该第一导电层上形成一金属间电介质层；f)在该第一金属间电介质层中，在该漏极之上形成一第一开口，曝露出该漏极上的该第一导电层；该第一开口至少以该金属间电介质层的侧壁界定；g)各向异性蚀刻在该第一接触窗内曝露出的该第一导电层；各向异性的蚀刻该漏极上曝露出的该第一绝缘层；各向异性的蚀刻也在该第一开口内为该第一导电层形成侧壁；h)在该金属间电介质层与该第一导电层的侧壁上形成电介质间隔层；并至少由该电介质间隔层界定形成一第二开口；与i)在接触该漏极的该第二开口中形一位线接触塞。
2.如权利要求1的方法，其中形成该存储电极的步骤(b)包含在该源极与该漏极上形成一多晶硅层；并掩蔽且蚀刻该多晶硅层，留下在该漏极上、该外部侧壁上、与该栅极电极上表面的一部分上的多晶硅层。
3.如权利要求1的方法，其中该第一导电层由掺杂的多晶硅层构成，其具有的杂质浓度范围为大约1E15至2E16原子/cm2之间，且该第一导电层具有大约1,000至2,000范围之间的厚度。且该第一导电层被形成在整个衬底表面上。
4.如权利要求1的方法，其中在该第一金属间电介质层中形成该第一接触窗的步骤(f)包含形成具有一开口的一第一掩蔽层；与通过该开口而各向异性地蚀刻该第一金属间电介质层，以及除去该第一掩蔽层。
5.如权利要求1的方法，其中该电介质层由选自氧化硅与氮化硅中的一种材料所构成；且该电介质层具有约45至60范围之间的厚度。
6.如权利要求1的方法，其中该步骤(g)中的各向异性蚀刻是使用包含氯化物气体的一种活性离子蚀刻工艺。
7.如权利要求1的方法，其中该第一绝缘层由厚度约为1,000至2,000范围之间的氧化硅构成。
8.如权利要求1的方法，其中该金属间电介质层由BPSG构成，并具有约为5,000至10,000范围之间的厚度。
9.如权利要求1的方法，其中该电介质间隔层利用在该第一开口中，在该第一绝缘层上，且在该金属间电介质层与该第一导电层的侧壁上形成一电介质层而构成；且通过该第一开口，对该电介质层与该第一绝缘层进行各向异性蚀刻，以曝露出该漏极，并因而形成一第二开口，且界定在该金属间电介质层与该第一导电层的侧壁上的电介质间隔层。
10.如权利要求1的方法，其中，还包含在该金属间电介质层与该位线塞上形成一保护层与一经成像的金属层。
11.如权利要求1的方法，其中该间隔层由选自氧化硅与氮化硅中的一种材料构成；且该电介质层具有约400至600范围之间的厚度。
12.一种在一电容上制作具有位线的三层多晶硅层DRAM的方法，在一衬底上两个分离的转移栅之间提供一漏极区，该分离的转移栅在该漏极的相反两侧具有源极；该分离的转移栅具有内部侧壁面朝向该漏极，并具有外部侧壁面朝向该源极；且该分离的转移栅具有转移栅上表面；该衬底具有分离的场氧化物区界定出包含该源极与漏极的有源区；其步骤包含a)在该漏极，该转移栅的该内部侧壁，与该转移栅上表面上形成由氧化硅所构成的至少一第一绝缘层；b)在该源极上，该转移栅的该外部侧壁，以及该些转移栅上表面上形成存储电极；该些存储电极形成到达该漏极的电连接；c)在该存储电极上形成一电容电介质层；d)在包含该电容电介质层，与该第一绝缘层的整个衬底表面上形成由多晶硅所构成的一第一导电层；e)在该第一导电层上形成由未掺杂的氧化硅构成的一金属间电介质层；f)在该第一金属间电介质层中，在该漏极上形成一第一氧化硅，曝露出该漏极上的该第一导电层；该第一氧化硅是以该金属间电介质层的侧壁加以界定；g)各向异性地蚀刻在该第一氧化硅内曝露出的该第一导电层；该各向异性的蚀刻曝露出该漏极上的该第一氧化硅绝缘层；该各向异性的蚀刻也在该第一氧化硅内为该第一多晶硅层形成侧壁；h)于该第一开口内，在该第一绝缘层上，在该金属间电介质层与该第一导电层的侧壁上形成电介质间隔层；i)通过该第一开口各向异性地蚀刻该电介质层与该第一绝缘层，以曝露出该漏极，并因而形成一第二开口且在该第一金属间电介质层与该第一导电层的侧壁上形成电介质间隔层；与j)在接触该漏极的该第二开口中形一位线接触塞。
13.如权利要求12的方法，其中形成该存储电极的步骤(b)包含在该源极与该漏极上形成一多晶硅层；并掩蔽且蚀刻该多晶硅层，留下在该漏极上，该外部侧壁上，与该栅极电极上表面的一部分上的多晶硅层。
14.如权利要求12的方法，其中该第一导电层由掺杂的多晶硅层构成，其具有的杂质浓度范围为大约1E15至1E16原子cm2/之间，且该第一导电层具有大约1,000至2,000范围之间的厚度。
15.如权利要求12的方法，其中在该第一金属间电介质层中形成该第一开口的步骤(f)包含形成具有一开口的一第一掩蔽层；与通过该开口而各向异性地蚀刻该第一金属间电介质层，以除去该第一掩蔽层。
16.如权利要求12的方法，其中该电介质层由选自氧化硅与氮化硅中的一种材料构成；且该电介质层具有约45至60范围之间的厚度。
17.如权利要求12的方法，其中该步骤(g)中的各向异性蚀刻是使用包含氯化物气体的一种活性离子蚀刻工艺。
18.如权利要求12的方法，其中该第一绝缘层由厚度约为1,000至2,000范围之间的氧化硅构成
19.如权利要求12的方法，其中该金属间电介质层由BPSG构成，并具有约为5,000至10,000范围之间的厚度。
20.如权利要求12的方法，其中该间隔层由选自氧化硅与氮化硅中的一种材料构成；且该电介质层具有约400至600范围之间的厚度。
21.如权利要求12的方法，其中，还包含在该金属电介质层与该位线塞上形成一保护层与一经过成像的金属层。
全文摘要
一种制作三层多晶硅层DRAM的方法,提供衬底上的两个分离转移栅间的漏极,漏极上的第一氧化硅绝缘层,有多晶硅上电极层的电容,延及漏极上的多晶硅上电极层,及金属间电介质层。在金属间电介质层中形成位线接触开口,止于漏极上的上电极层处;用各向异性多晶硅蚀刻除去漏极上的上电极层;在位线开口侧壁形成电介质间隔层;间隔层界定的位线开口以一种金属填充以接触位线。间隔层将电极层与位线隔开。间隔层容许用较小位线,使存储单元较小。
文档编号H01L21/28GK1178393SQ9710972
公开日1998年4月8日 申请日期1997年4月24日 优先权日1996年6月3日
发明者宋建迈 申请人:世界先进积体电路股份有限公司