专利名称：利用化学机械抛光工艺的半导体器件制造方法
技术领域：
本发明涉及一种半导体器件制造方法，特别是一种利用使表面平面化的化学机械抛光(CMP)工艺的半导体器件制造方法。
近几年来，表面平面化技术对在大规模集成电路(LSI)内形成多层布线或互连结构来说变得相当重要。
在多层布线的结构中，不同层的布线层之间的电连接是通过形成于两个布线层之间的层间电介层中接触孔内的导电插塞来实现的。该导电插塞一般由金属(如，钨)组成。
在传统方法中，该金属导电插塞一般按如下步骤来形成。
首先，在层间电介层内形成接触孔，并穿透该电介层。然后利用具有优良填隙能力的化学气相淀积(CVD)工艺在该层间电介层上沉淀某种金属材料。在该工艺中，金属材料不但沉淀于层间电介层的表面，而且沉淀于接触孔的底部及内壁上。
接着，对沉淀于层间电介层的金属材料用CMP工艺进行抛光，直到该层间电介层表面暴露出来，这样就除去了沉淀于层间电介层表面上的金属材料，而留下沉淀在接触孔内的金属材料。这样，层间电介层的表面被暴露出来并平面化，且在接触孔中填充了金属材料。该接触孔内的金属材料用作为导电插塞。
由于层间电介层的表面以及导电插塞的顶部已被平面化，这样有利于平整的表面上形成用于下一个布线层的金属层。
该CMP工艺具有如下优点。第一，使得在光刻技术中所要求的给聚焦深度以一特定余量的芯片层平面度得以实现。第二，由于确保了所要求金属插塞的形成，则开路的可能性降低，产量及产品的可靠性都得以提高。
因此，CMP工艺不只用于表面梯阶(即，凸起及凹下的部分)的平面化，还用于沟道隔离结构、沟道电容、接触插塞及镶嵌布线结构的形成中。
在典型的CMP工艺中，半导体晶片或衬底置于旋转的载体上，一个抛光垫附于旋转台上。该垫子与晶片上的目标层表面相接触，并把作为抛光介质的软膏施加于目标层与垫子相接触的区域。该软膏一般由分布着胶质硅石颗粒或铝颗粒的强酸或强碱溶液制成。该目标层的表面由强酸或强碱进行化学抛光，同时由硅或铝颗粒进行机械抛光。
图1表示具有多层布线结构的一半导体器件的部分截面图。
如图1所示，半导体器件1440包括半导体(如，单晶硅)衬底1400、形成于衬底1400表面的第一层间电介层1422、形成于第一层间电介层1422上的第一层布线层1401、形成于第一层布线层1401上的第二层间介层1402、形成于第二层间电介层1402上的第二层布线层1407、以及形成于第二层布线层上的第三层间电介层1432。
分层结构中，还包括位于第三层间介电层1432之上的第三层或更高层的布线层，但为了简单起见，在此予以省略。
在衬底1400表面区域有一个扩散区1400a。
第一及第二层布线层1401和1407上有特定的布线图案。
在第一层间电介层1422中有一个填充着金属阻挡层1424及金属插塞1425a的接触孔1423。阻挡层1424覆盖接触孔1423的底部和内壁。该金属插塞1425a位于阻挡层1424之上。扩散区1400a与第一布线层1401之间通过金属插塞1425a和阻挡层1424电连接。
类似地，在第二层间电介层1402中有填充着金属阻挡层1404及金属插塞1405a的接触孔1403。该阻挡层1404覆盖着接触孔1403的底部及内壁。该金属插塞1405a位于阻挡层1404之上。第一布线层1401与第二布线层1407之间通过金属插塞1405a和阻层1404电连接。
如图1所示的半导体器件，阻挡层1404及金属插塞1405a在第二层间绝缘层1402的接触孔1403中的形成过程是按如下方式进行的。
如图2A所示，第二层间电介层1402形成于第一层布线层1401上之上，用现有的工艺在层1402中形成接触孔1403。接着，用现有的工艺在第二层间电介层1402上形成阻挡层1404，以覆盖接触孔1403。该阻挡层1404不只是覆盖第二层间电介层1402的表面，而且覆盖着接触孔1403的底部及内壁。
接着，金属层1405(一般由钨组成)通过CVD工艺形成于阻挡层1404上。从图2A可以清楚地看出，在该工艺中，金属层的表面变得非常粗糙，这是由于金属层1405对于不同的晶体生长方向有不同的生长速率所造成的。这样，接触孔1403并不完全充满着金属层1405，结果在接触孔1403中存在着空心的空隙1403a。
接着，通过CMP工艺除去金属层1405及阻挡层1404，直到第二层间电介层1402的表面暴露出来，这样就在接触孔1403中形成接触插塞1405a。在CMP工艺过程中，空隙或空隙1403a遗留有插塞1405a。由于空隙或空隙1403a的顶部，因抛光的作用而敝开，则该空隙中就填满了抛光的残余物1406(如图2B所示)。
该填于空隙1403a中的抛光残余物1406不能被接下来的冲洗清理过程所除去。这样，即使在冲洗或清理工艺过程后，抛光残余物1406依然存在于空隙1403a中。
接着，用现有工艺在第二层间电介层1402的暴露和平面化的表面上形成第二层布线层1407。这样如图2C所示，抛光残余物1406被完全封闭于空隙1403a中。
现在已经发现，这种存在于空隙1403a中的抛光残余物是位于衬底1400上电子器件的一个污染源，其结果是造成器件的操作及特性的下降。
例如，接触插塞1405a与第二层布线层1407之间接触面积的减小，使得它们之间接触电阻升高。这会导致接触不良或不正常的操作。而且，如果封闭于空隙1403a中的抛光残余物1406在接下来的工艺过程中泄漏出来，该残余物1406就会对其他器件、夹层或衬底造成不良影响。
本发明的一个目的是提供一种能消除由CMP工艺产生的抛光残余物影响的半导体器件制造方法。
本发明的另一目的是提供一种能提高半导体器件可靠性的半导体的制造方法。
通过下面的描述，对专业人士来说上述目的以及其他未特别说明的目的将变得更加清楚明了。
对于本发明的第一个方面，其中所提供的半导体器件制造方法包括如下(a)至(e)的几个步骤(a)制备一个带孔的第一层面。
该第一层面可以直接形成于半导体衬底表面上或形成于半导体衬底上的至少一个层面之上(形成于半导体的衬底表面上方，与衬底之间隔着至少一个层面)。
(b)形成一个覆盖第一层面的孔的第二层面。这一第二层面未完全填充该孔，从而在该第二层面上形成一个空隙。
(c)在第二层面上形成一层保护层，使得该保护层填充上述空隙。
(d)用CMP工艺除去该保护层及第二层面，使得第一层面暴露出来，从而有选择地在孔中保留保护层及第二层面。该保留于孔中的第二层面用作为插塞。
(e)在第二层面上形成第三层面以覆盖该插塞。
通过这个对应于本发明第一方面的半导体器件制造方法，保护层形成于第二层面上，使得第二层面上的空隙内充满保护层。接着，用CMP工艺除去保护层及第二层面，直到第一层面暴露出来，这样就可以在孔中有选择地保留保护层及第二层面。
由于CMP工艺是在空隙中填满保护层后进行的，则在CMP工艺过程中，由CMP工艺产生的抛光残余物就不会进入空隙中。结果，抛光残余物的影响就被消除了。这意味着半导体器件的可靠性得到提高。
在对应于本发明第一方面的一个最佳实施例中，在步骤(d)和(e)之间插入一个有选择地除去遗留于空隙中的保护层的步骤(f)。
在这个实施例中，其优点是消除了残留于空隙中保护层的影响。
如果残留于空隙中的保护层熔点较低，则在接下来的工艺过程中该保护层可能熔化或气化或者产生某种气体，这将对第三层面产生不良影响。而这些不良影响可由另增加的步骤(f)避免。
在对应于本发明第一方面的另一个实施例中，该保护层由某种能填充空隙的金属或其化合物组成。
在这个实施例中，另一个优点就是当第二层面是由金属构成的，第三层面与插塞之间的接触电阻被降低。
保护层最好用如下材料或铝(Al)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钨化钛(TiW)、钽(Ta)、氮化钽(TaN)、钨化钽(TaW)、硅化钨(WSi)、硅化钛(TiSi)。这些材料都具有良好的填隙能力。
在对应于本发明第一方面的另一个实施例中，保护层由可镀材料组成，如SOG(旋涂玻璃)技术中所用的SOG材料和平版印刷技术中所用的抗蚀材料。因为这些可镀材料具有良好的填隙能力。
在这个实施例中，其优点是形成保护层的工艺简化了。
在对应于本发明第一方面的另一个实施例中，第一层面由电绝缘材料组成，第二层面由金属材料组成，第三层面由电绝缘材料组成。
在这个实施例中，其优点是可以实现多层布线结构。
本发明的第二方面在于提供制造半导体器件的另一种方法，该方法包括下降(a)至(e)步骤。
(a)制备一个带孔的第一层面。
该第一层面可以是由衬层本身构成，也可以是直接形成于半导体衬底表面上，或者形成于半导体衬底上方，并与衬底之间隔着至少一个层面。
(b)形成第二层面以覆盖该孔。该孔中未完全填满第二层面，因此在第二层面上形成一个空隙。
(c)在第二层面上形成保护层，以使该空隙中填满保护层。
(d)用CMP工艺把保护层及第二层面除去，直至第一层面暴露出来，这样就可以有选择地在孔中保留保护层及第二层面。
对应于本发明第二方面的半导体器件制造方法，形成第二层面以覆盖第一层面上的孔，但孔中未完全填满第二层面，这样就在第二层面上形成一个空隙。在第二层面上形成保护层，使得该空隙中填满保护层。接着，用CMP工艺把保护层及第二层面除去，直至第一层面暴露出来，从而有选择地在孔中保留保护层及第二层面。
由于CMP工艺是在第二层上的空隙中填满保护层后进行的，所以由CMP工艺产生的抛光残余物不会在CMP工艺过程中进入该空隙中。结果抛光残余物的影响消除了。这意味着半导体器件的可靠性得到了提高。
在对应于本发明第二方面的一个最佳实施例中，第一层面为衬底，第二层面由电绝缘材料构成，保护层由导电材料构成。
在这一实施例中第一层面(即，衬底)及保留在空隙中的保护层作为一对电极，第二层面作为电介层，这样就构成一个沟道电容。
在对应于本发明第二方面的另一最佳实施例中，第一层面为衬底，第二层面由电绝缘材料构成，保护层也由电缘材料构成。
在这个实施例中，实现了一沟道隔离结构。
在对应于本发明第二方面的第三个最佳实施例中，第一层面由电绝缘材料构成，且至少第二层面和或保护层中之一是由导电材料构成。
在这个实施例中，可以实现镶嵌布线结构。
在对应于本发明第二方面的另一个最佳实施例中，还包括如下步骤步骤(e)，除去保留在空隙中的第一层面及保护层；步骤(f)，形成由电绝缘层组成的第三层面以覆盖第二层面；步骤(g)，形成由导电层组成的第四层面以覆盖该电介层。第二层面由导电材料构成。
在这个实施例中，第二及第四层面作为一对电极，而第三层面作为电介层，这样就形成一个电容器。
任何有良好的填隙能力的电绝缘或导电材料都可以用作保护层。例如，在对应于本发明第一方面的方法中所列出的电绝缘材料及导电材料。
为了实现本发明，下面结合附图具体说明。
图1为表示用传统方法制造的半导体器件的部分截面图。
图2A至2C分别为表示传统方法工艺步骤的部分截面图。
图3为表示用本发明第一实施例的方法制造的半导体器件的部分截面图。
图4A至4F分别为表示本发明第一实施例的方法的工艺步骤的部分截面图。
图5为表示用本发明第二实施例的方法制造的半导体器件的部分截面图。
图6A至6C分别为表示本发明第二实施例的方法的工艺步骤的部分截面图。
图7A至7E分别为表示本发明第三实施例的方法的工艺步骤的部分截面图。
图8A至8E分别为表示本发明第四实施例的方法的工艺步骤的部分截面图。
图9A至9C分别为表示本发明第五实施例的方法的工艺步骤的部分截面图。
图10A至10D分别为表示本发明第六实施例的方法的工艺步骤的部分截面图。
图11A至11B分别为表示本发明第七实施例的方法的工艺步骤的部分截面图。
下面参照附图详细说明本发明的最佳实施例。第一实施例图3表示用第一实施例的方法制造的具有多层布线结构的半导体器材140。
如图3所示，半导体器件140包括半导体衬底100、形成于衬底100表面上的第一层间电介层101、形成于第一层间电介层101上的第一层布线层102、形成于第一层布线层102上的第二层间电介层103、形成于第二层间电介层103上的第二层布线层108、形成于第二层布线层108上的第三层间电介层132。
在分层结构中还包括位于第三层间电介层132之上的第三层或更高的布线层，在此为简单起见予以省略。
在衬底100的表面区域上有一个扩散区100a。该扩散区100a用作半导体元件的一部分，如金属氧化物半导体场效应晶体管(MOSFET)。
第一层间电介层101中有一个填有金属阻挡层125和金属插塞126a的接触孔。阻挡层125覆盖着接触孔124的底部及内壁。金属插塞126a位于阻挡层125上。扩散区100a与第一布线层101之间通过金属插塞126a和阻挡层125相互电连接。
类似地，在第二层间电介层103中有一个填有金属阻挡层105和金属插塞106a的接触孔104。阻挡层105覆盖接触孔104的底部及内壁。金属插塞106a位于阻挡层105之上。第一布线层102与第二布线层108之间通过金属插塞106a和阻挡层105相互电连接。
在这里，金属阻挡层105和125主要由钛(Ti)组成。金属插塞106a和126a由钨(W)组成。
如果接触孔是通向硅衬底或硅布线层的，则阻挡层中可以包含Ti元素。其中W插塞附近的部分为TiN材料，而衬底或硅布线层附近的部分为TiSi材料。
如果接触孔通向的布线层不是用硅制成的，则阻挡层中也可以包含Ti元素，其中W插塞附近的部分为TiN材料，或者整个阻挡层都由TiN材料组成。
如图3所示的半导体器件140，其中第二层间电介层103的接触孔104内的阻挡层105与金属插塞106a按如下步骤形成。
如图4A所示，在第二层间电介层103形成于第一层布线层102上之后，用现有工艺在层面103中形成接触孔104。
接着，如图4B所示，用CVD工艺在第二层间电介层103上形成阻挡层105以覆盖接触104。阻挡层105不只覆盖在第二层间电介层103表面上，而且还覆盖在接触孔104的底部及内壁上。
然后，如图4B所示，用CVD工艺在阻挡层105上形成钨层106。在这一工艺中，因为对于不同晶体生长方向，钨层的生长速率不同，所以钨层106表面变得非常粗糙。结果，接触孔104内未完全充满钨层106，从而在接触孔104中有一个空隙104a。换句话来说，空隙104a是由于钨层106不良的填隙能力造成的。
在接下来的步骤，与图2A至2C所示的传统方法不同的是，另外在钨层106上形成一层具有平整表面的保护层107，以填满空隙104a。
任何具有平整表面及填满空隙104a能力的用于旋涂玻璃(SOG)技术中的材料(在此称为“SOG材料”)都可以用于保护层107。
一般来说，SOG材料都有良好的流动性。因此，它们可以涂覆在钨层106粗糙的表面上以形成平整的表面，并且能填满空隙104a。由SOG材料形成的镀层具有在经过热处理完全硬化后变为一硬层的特性。
典型的SOG材料是在经完全硬化处理后具有与二氧化硅(SiO2)相似特性的硅酸盐基或硅氧烷基物质。
接着用CMP工艺把保护层107及钨层106除去直到第二层间电介层103的表面暴露出来，这样就在接触孔104中形成了接触插塞106a(如图4D所示)。
由于在前面的形成保护层107的步骤中，空隙104a已填满保护层107，这样在CMP工艺过程中就不会有抛光的残余物填入空隙104a中。
接着通过使用含氟化氢(HF)腐蚀溶剂的湿蚀工艺或通过使用某种合适的腐蚀气体的干蚀工艺除去遗留在空隙104a中的保护层107。在这一阶段的状态如图4E所示。
进一步，如图4F所示，用现有的工艺在第二层间电介层103的已暴露并平面化的表面上形成第二层布线层108。在这一阶段，空气被闭封于中空的空隙104a中。
这样，在第一实施例的制造方法中，第二层布线层108与第一层布线层102之间通过钨插塞106a和阻挡105电连接，而不会遗留任何抛光残余物。因此就不存在对衬底100上器件造成污染的污染源，这样就避免了产生器件操作和特性的下降。
在第一层间电介层101的接触孔124中阻挡层125和金属插塞126a形成过程与阻挡层105及金属插塞106a的形成过程相同。第二实施例图5表示用第二实施例的方法所制造的具有多层布线结构的半导体器件150。
这一用第二实施例的方法制造的器件150具有与用第一实施例方法制造的器件140相同的结构，只是在钨插塞106a和126a中的空隙104a和124a中分别填充着钛层109和129。因此关于相同构造部分的解释在此省去，只是在图5中对相同或对应的部分标上相同的参考数字。
在半导体器件150中，阻挡层105和金属插塞106a以下述方法形成于第二层间电介层103的接触孔104中。
如图6A所述，在用CVD工艺于阻挡层105上形成钨层106之后，另外在钨层106上形成一层具有平整表面的保护层109以填充空隙104a。在这里该保护层109为钛(Ti)层。由于钛层109具有良好的填充空隙104a的能力，则空隙104a内完全填满钛层109。
接着，通过CMP工艺把作为保护层的钛层109及钨层106除去，直到第二层间电介层103的表面从层面106和109中暴露出来，这样就在接触孔104中形成了接触插塞106a(如图6B所示)。
由于空隙104a在先进行的保护层109的形成过程中已填满了保护层109，则在CMP工艺过程中没有抛光残余物埋置到空隙104a中。
与第一实施例不同之处在于遗留在空隙104a内的保护层109没有被除去。接着，在第二层间电介层103的暴露并平面化的表面上，用现有工艺形成第二层布线层108(如图6C所示)。
这样，第二层布线层108与第一层布线层102之间通过钨插塞106a和钛阻挡层105相互相连接而不会遗留下抛光残余物。因此，不存在对衬底100上器件造成污染的污染源，从而防止了器件的操作和特性下降的情况发生。
由于空隙104a和124a中分别填充了导电的钛层109和129，因此本实施例的另一个优点是接触电阻比第一实施例中的小。
在第一层间电介层101的接触孔124中的阻挡层125和金属插塞126a的形成过程与阻挡层105和金属插塞106a的形成过程相同。第三实施例图7A至7E表示对应于第三实施例的制造带有沟道电容的半导体器件的方法。
首先，如图7A所示，沟道202形成于半导体衬底201的表面。接着用CVD工艺在衬底201表面形成二氧化硅层203。如图7B所示，二氧化硅层203不只覆盖衬底201的表面，而且覆盖了沟道202的底部及内壁。结果，空隙202a形成于沟道202内的层面203上。
这样，如图7C所示，通过CVD工艺在二氧化硅层203上形成多晶硅层204作为保护层。
然后，通过CMP工艺除去多晶硅层204及二氧化硅层203，直到衬底201的表面从层面203和204中暴露出来，这样就在空隙202a中形成了沟道电容的上部电极204a(如图7D所示)。
衬底201作为沟道电容的下部电极，而保留在沟道202内的二氧化硅层203作为电介质203a。
由于在前一步骤中，沟道202内填充了二氧化硅层203和保护层204，这样在CMP工艺过程中就不会有抛光残余物渗到沟道202中。
此外，如图7E所示，用现在技术在衬底201中形成一对源/漏区222和225。栅极213形成于源区222和漏区225之间的衬底201表面上方，并与衬底之间隔着一层栅绝缘层。
布线层221形成于衬底201表面上与上部电极204a及源/漏区222相接，以实现它们之间的电连接。层间电介层226形成于衬底201表面上，以覆盖MOSFET(金属氧化物场效应晶体管)及沟道电容。接触插塞224形成在层间电介层226中并与源/漏区225相接触。
该MOSFET与沟道电容构成一个存储单元。
这样，该沟道电容形成于衬底201中而不会留下任何抛光残余物。因此，没有对衬底201上电子器件的污染源存在，从而防止了器件操作及特性下降的情况发生。第四实施例图8A至8E表示对应于第四实施例的制造具有沟道隔离结构的半导体器件的方法。
首先，如图8A所示在半导体衬底201的表面区域内形成沟道252。接着，用CVD工艺在衬底201表面形成二氧化硅层253。如图8B所示，二氧化硅层253不只覆盖了衬底201的表面，而且覆盖了沟道252的底部及内壁。结果，一个空隙252a就形成于沟道252内的层面253上。
接着，如图8C所示，通过旋涂工艺，在二氧化硅层253上形成SOG材料层254作为保护层。从图8C可以清楚地看出，沟道252中完全充满了SOG材料层254和二氧化硅层253。换句话说，在空隙252a中填满了SOG材料层254。
与第一实施例中SOG材料层107相同的SOG材料也可以用于SOG材料层254。
接着对SOG材料层254进行热处理以完全固化SOG材料。经过完全固化后的SOG材料层具有与SiO2层相似的特性。
进一步通过CMP工艺把完全固化的SOG材料层254及二氧化硅层253除去，直至衬底201的表面从层面253和254中暴露出来，这样就在沟道252中形成了隔离电介质254a和253a(如图8D所示)。
由于在上一步骤中使沟道252中充满了二氧化硅层253和固化的SOG材料层254，则在接下的CMP工艺过程中就不会有抛光残余物渗入到沟道252内。
如图8E所示，通过现有的工艺在衬底201中形成一对源/漏区222和225。栅极232形成于这对源/漏区222和225之间的衬底201的表面上方，并与衬底之间隔着一层栅绝缘层。这对源/漏区222和225以及栅极223构成一个MOSFET。
用于另一个MOSFET的源/漏区227形成于衬底201的表面区域上。
这两个MOSFET之间由沟道隔离结构所隔离，该沟道隔离结构由充满隔离电介质254a和253a的沟道252形成。
这样，该沟道隔离结构形成于衬底201内，而没有遗留下任何抛光残余物。因此，没有对衬底201上的电子器件造成污染的污染源存在，从而防止了器件操作及特性下降的情况发生。第五实施例图9A至9C表示对应于第五实施例的制造具有镶嵌布线结构的半导体器材的方法。
首先，如图9A所示，第一层布线层302形成于第一层间电介层301上。第二层间电介层321形成于第一层间电介层301上以覆盖第一层布线层302。接触插塞303埋入第二层间电介层321中，并与第一层布线层302相接触。第三层间电介层322形成于第二层间电介层321上。在第三层间电介层322中形成沟道304。
接着，通过CVD工艺使金属层305形成于第三层间电介层322上，以覆盖沟道304，这一步骤与第一实施例中的金属阻挡层105形成过程相同。金属层305与位于沟道304底部之下的接触插塞303相接触。
接着，用与第一实施例中保护层106形成过程相同的方法在金属层305上形成保护层324。这样，沟道304中完全被导电层305和保护层324填充。
然后用CMP工艺把保护层324和金属层305除去，直到第三层电介层322的表面从层面305和324中暴露出来，这样可以有选择地把传导层305和保护层324保留在沟道中(如图9B所示)。传导层305和保护层324构成镶嵌布线结构，并通过接触插塞303与第一层布线层302连接。
由于在上一步骤中使沟道304中填满传导层305及保护层324，则在接下来的CMP工艺过程中就不会有抛光残余物埋入到沟道304中。
进一步，如图9c所示，第四层间电介层326形成于第三层间电介层322上以覆盖镶嵌布线结构。
这样该镶嵌布线结构形成并埋于第三层间电介层322中，而没有遗留下任何抛光残余物。因此，第一层布线层302和镶嵌布线结构不会受抛光残余物影响。第六实施例图10A至10D表示对应于第六实施例的制造具有存储单元结构的半导体器件的方法。
首先，如图10A所示，在半导体衬底311表面区域形成一对源/漏区312。栅极312形成于这对源/漏区313之间的衬底311的表面上方，并与衬底之间隔着一层绝缘层(未示出)。
第一层间电介层314形成于半导体衬底311的表面以覆盖栅极312。抗蚀层314a形成于第一层间电介层314上。接触孔315形成并穿透第一层间电介层314及抗蚀层314a。接触插塞316埋入接触孔315中，并与这对源/漏区313其中之一相接触。第二层间电介层314b形成于抗蚀层314a上以覆盖孔315。接触孔332形成于第二层间电介层314b中。
接着，通过CVD工艺使金属层317形成于第二层间电介层314b上以覆盖孔332，这一步骤与第一实施例中金属阻挡层105的形成过程相同。金属层317与位于接触孔332底部之下的接触插塞316相接触。在接触孔332内的层面317上形成一空隙332a。
接着，用与第一实施例中保护层106形成过程相同的方法在金属层317上形成保护层334。这样，孔332中完全被金属层317和保护层334所填满。换句话说，空隙332a中填满了保护层334。
接着用CMP工艺除去保护层334和金属层317，直到第二层间电介层的表面从层面334和317中暴露出来，这样就可以有选择地保留金属层317和保护层(如图105所示)。
保留下来的金属层317a大约为圆筒形作为存储电容器的下部电极。并与位于下方的源/漏区313相连接。
由于在上一步骤中孔332中填满了下部电极317a及保护层324，这样在接下来的CMP工艺过程中不会有抛光残余物埋入接触孔332中。
此外，如图10C所示，遗留的保护层334及第二间电介层314b可被有选择地除去，以暴露出抗蚀层314a，这样下部电极317a就制成了。
如图10D所示，电介层336形成于抗蚀层314a上以覆盖下部电极317a的内外表面。上部电极335形成于电介层336上。
这样，一个圆筒形电容器就由下部电极317a、上部电极335和它们之间的电介层336构成了。
该MOSFET与该存储电容器构成一个存储单元。第七实施例图11A及11B表示对应于第七实施例的制造具有沟道隔离结构的半导体器件的方法。这一实施例为第四实施例的一个变形。
通过如图7A至7D所示工艺步骤相同的步骤在沟道202中形成隔离介质253a和抗蚀插塞255a，(如图11A所示)接着，不同于第四实施例的是插塞204a被有选择地由使用含氧气体的等离子体灰化工艺除去。
接着，电介层256形成于衬底201暴露的表面上，以覆盖沟道252，并且完全填满沟道252。
这样，在沟道252内填满两种不同电介材料253a和256的沟道隔离结构就形成于衬底201内了，而且没有遗留下任何抛光残余物。因此，没有对衬底201上电子器件造成污染的污染源存在，从而防止了器件操作和特性下降的情况发生。
在第一到第七实施例中，保护层由金属或SOG或阻蚀材料组成。但是，任何其他材料也可以用于本发明的保护层。例如，可以用磷-硅玻璃(PSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃。另外也可以用任何无机材料，如用电子回旋共振(ECR)等离子体增强CVD工艺或高密度等离子体增强CVD工艺沉淀的SiO2。还可以用任何具有良好的填隙能力的有机材料，如聚酰亚胺。
此外，上文所列举的金属材料也可以用于保护层。因为用CVD工艺沉淀的金属材料具有良好的填隙能力，所以这些金属材料最好通过CVD工艺产生。
尽管上面已经说明了本发明最佳实施例方案，但应当知道对于专业人士来说还可能会在不脱离本发明精神实质的前提下作出各种显而易见的改动。因此，本发明的保护范围完全由下面的权利要求书确定。
权利要求
1.一种半导体器件的制造方法，其特征在于包括如下步骤(a)制备一个带孔的第一层面；(b)形成第二层面以覆盖所述的孔；所述的孔中未完全被所述的第二层面所填满，从而在所述的第二层面上形成一个空隙；(c)在所述第二层面上上形成一保护层，使得所述空隙被所述的保护层所填满；(d)用CMP工艺除去所述的保护层及第二层面，直到所述的第一层面暴露出来，这样可有选择地在所述孔中保留所述的保护层及第二层面；保留于所述孔中的第二层面作为一个插塞；(e)在所述第二层面上形成一第三层面以覆盖所述插塞。
2.如权利要求1所述的方法，其特征是在所述的步骤(d)和(e)之间还包括步骤(f)选择地除去遗留在所述的空隙中的保护层。
3.如权利要求1所述的方法，其特征是所述的保护层是由能填充所述的空隙的金属或其化合物组成。
4.如权利要求1所述的方法，其特征是所述的保护层可以由下组材料中选择的一种构成铝(Al)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钨化钛(TiW)、钽(Ta)、氮化钽(TaN)、钨化钽(TaW)、硅化钨(WSi)、硅化钛(TiSi)。
5.如权利要求1所述的方法，其特征是所述的保护层由具有可涂镀的材料构成。
6.如权利要求1所述的方法，其特征是所述的保护层由SOG材料或抗蚀材料构成的组中选择的一种构成。
7.如权利要求1所述的方法，其特征是所述第一层面由电绝缘材料组成，所述第二层面由金属材料组成，所述的第二层面由电绝缘材料构成。
8.一种制造半导体器件的方法，其特征在于包括如下步骤(a)制备一个带孔的第一层面；(b)形成第二层面以覆盖所述的孔；所述的孔中未完全被所述的第二层面所填满，从而在所述的第二层面上形成一个空隙；(c)在所述的第二层面上形成一保护层致使所述的空隙被所述的保护层所填满；(d)用CMP工艺除去所述的保护层及第二层面，直到所述的第一层面暴露出来，从而有选择地在所述的孔内保留所述的保护层和第二层面；
9.如权利要求8所述的方法，其特征是所述的第一层面由半导体衬底形成，所述的第二层面由电绝缘材料组成，所述的保护层由导电材料构成。
10.如权利要求8所述的方法，其特征是所述的第一层面由半导体衬底形成，所述的第二层面由电绝缘材料组成，所述的保护层由电绝缘材料构成。
11.如权利要求8所述的方法，其特征是所述的第一层面由电绝缘材料组成，至少所述的第二层面和所述的保护层之一是由导电材料构成。
12.如权利要求8所述的方法，其特征是进一步包括如下步骤(e)除去遗留在所述空隙内的所述第一层面和保护层；(f)形成由电绝缘层组成的第三层面以覆盖所述的第二层面；(g)形成由导电层组成的第四层面以覆盖所述电介质层面；其中所述的第二层面由导电材料构成。
全文摘要
一种消除CMP工艺所产生的抛光残余物的半导体器件制造方法。首先在半导体衬底表面或上方与衬底间隔至少一个层面制备一个带孔的第一层面。接着,形成第二层面以覆盖该孔。孔内未完全被第二层面所填满,从而在该第二层面上形成一空隙。在第二层面上形成一层保护层以使空隙被保护层所填满。用CMP工艺去除保护层及第二层面直到第一层面暴露出来,在孔内有选择地保留了该保护层和第二层面。
文档编号H01L21/304GK1196575SQ9810153
公开日1998年10月21日 申请日期1998年4月13日 优先权日1997年4月11日
发明者约翰·马克·德里南 申请人:日本电气株式会社